JPH09120955A - 半導体装置のセルファラインソースの製造方法 - Google Patents
半導体装置のセルファラインソースの製造方法Info
- Publication number
- JPH09120955A JPH09120955A JP27802595A JP27802595A JPH09120955A JP H09120955 A JPH09120955 A JP H09120955A JP 27802595 A JP27802595 A JP 27802595A JP 27802595 A JP27802595 A JP 27802595A JP H09120955 A JPH09120955 A JP H09120955A
- Authority
- JP
- Japan
- Prior art keywords
- self
- source
- resist
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極とレジストの２次電子の発生率の
違いを抑えて、ウエハ表面の微小領域において、電界の
バラツキをなくし、ゲート酸化膜中に界面準位の発生を
防止することができる半導体装置のセルファラインソー
スの製造方法を提供する。 【構成】 シリコン基板２１のアクティブ領域にゲート
酸化膜２２を形成し、その上に第１の多結晶シリコン膜
２３、層間酸化膜２４、第２の多結晶シリコン膜２５、
アモルファスシリコン膜２６を順次形成した後、レジス
トパターン２７を形成し、ゲートホトリソを行う。次
に、レジストパターン２７をマスクにして、アモルファ
スシリコン膜２６のエッチングを行う。次に、ゲートエ
ッチングを行い、ゲート電極２８を形成する。次に、レ
ジストパターン２７を除去する。次に、セルファライン
ソースホトリソを行い、レジストパターン２９を形成す
る。次に、セルファラインソースエッチングを行う。
違いを抑えて、ウエハ表面の微小領域において、電界の
バラツキをなくし、ゲート酸化膜中に界面準位の発生を
防止することができる半導体装置のセルファラインソー
スの製造方法を提供する。 【構成】 シリコン基板２１のアクティブ領域にゲート
酸化膜２２を形成し、その上に第１の多結晶シリコン膜
２３、層間酸化膜２４、第２の多結晶シリコン膜２５、
アモルファスシリコン膜２６を順次形成した後、レジス
トパターン２７を形成し、ゲートホトリソを行う。次
に、レジストパターン２７をマスクにして、アモルファ
スシリコン膜２６のエッチングを行う。次に、ゲートエ
ッチングを行い、ゲート電極２８を形成する。次に、レ
ジストパターン２７を除去する。次に、セルファライン
ソースホトリソを行い、レジストパターン２９を形成す
る。次に、セルファラインソースエッチングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のセル
ファラインソースの製造方法に関するものである。
ファラインソースの製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
ＳＥＳＳＩＯＮ ＸＩＩＩ：ＮＯＮＶＯＬＡＴＩＬＥ
ＭＥＭＯＲＹ “Ａ １５０ｎｓ ２８８Ｋ ＣＭＯＳ
ＥＰＲＯＭ ｗｉｔｈ Ｒｅｄｕｎｄａｎｃｙ” Ｍ
ａｓａｎｏｂｕ Ｙｏｓｈｉｄａ ｅｔｃ． １９８３
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ ｐ．１７４〜１７５．に開示されるものがあった。
ＳＥＳＳＩＯＮ ＸＩＩＩ：ＮＯＮＶＯＬＡＴＩＬＥ
ＭＥＭＯＲＹ “Ａ １５０ｎｓ ２８８Ｋ ＣＭＯＳ
ＥＰＲＯＭ ｗｉｔｈ Ｒｅｄｕｎｄａｎｃｙ” Ｍ
ａｓａｎｏｂｕ Ｙｏｓｈｉｄａ ｅｔｃ． １９８３
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ ｐ．１７４〜１７５．に開示されるものがあった。
【０００３】以下、一般的なフラッシュメモリのセルフ
ァラインソースプロセスのフローについて述べる。図２
はかかる従来の半導体装置のセルファラインソースプロ
セスの部分断面図、図３はそのセルファラインソースプ
ロセスの部分平面図である。 （１）まず、半導体基板１にアクティブ領域１Ａを生成
させる。（２）ゲート酸化により、ゲート酸化膜２を形
成する。（３）第１の多結晶シリコン膜３を生成させ
る。（４）層間酸化膜４を生成させる。（５）第２の多
結晶シリコン膜５を生成させる。（６）ゲートのホトリ
ソを行う。（７）ゲートのエッチングを行い、ゲート電
極７を形成する。
ァラインソースプロセスのフローについて述べる。図２
はかかる従来の半導体装置のセルファラインソースプロ
セスの部分断面図、図３はそのセルファラインソースプ
ロセスの部分平面図である。 （１）まず、半導体基板１にアクティブ領域１Ａを生成
させる。（２）ゲート酸化により、ゲート酸化膜２を形
成する。（３）第１の多結晶シリコン膜３を生成させ
る。（４）層間酸化膜４を生成させる。（５）第２の多
結晶シリコン膜５を生成させる。（６）ゲートのホトリ
ソを行う。（７）ゲートのエッチングを行い、ゲート電
極７を形成する。
【０００４】すなわち、図２（ａ）に示すように、レジ
スト６をマスクとして、第２の多結晶シリコン膜５、層
間酸化膜４、第１の多結晶シリコン膜３のエッチングを
行う。（８）図２（ｂ）及び図３（ａ）に示すように、
レジスト６を除去する。（９）図２（ｃ）及び図３
（ｂ）に示すように、レジスト８を形成し、セルファラ
インソースホトリソを行う。（１０）セルファラインソ
ースエッチングを行う。
スト６をマスクとして、第２の多結晶シリコン膜５、層
間酸化膜４、第１の多結晶シリコン膜３のエッチングを
行う。（８）図２（ｂ）及び図３（ａ）に示すように、
レジスト６を除去する。（９）図２（ｃ）及び図３
（ｂ）に示すように、レジスト８を形成し、セルファラ
インソースホトリソを行う。（１０）セルファラインソ
ースエッチングを行う。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術によれば、その半導体装置のセルファライン
ソースエッチング工程で、ゲート酸化膜に界面準位が発
生するといった問題があった。実験として、図４に示す
ような４つのサンプルＡ〜Ｄを得る。
た従来技術によれば、その半導体装置のセルファライン
ソースエッチング工程で、ゲート酸化膜に界面準位が発
生するといった問題があった。実験として、図４に示す
ような４つのサンプルＡ〜Ｄを得る。
【０００６】すなわち、サンプルＡは図４（ａ）に示す
ように、シリコン基板１１上にゲート酸化膜１２が形成
され、そのゲート酸化膜１２上に多結晶シリコン電極
（ゲート電極）１３が形成されている場合、サンプルＢ
は図４（ｂ）に示すように、サンプルＡの多結晶シリコ
ン電極１３と同じ面積のレジスト１４が形成されている
場合、サンプルＣは図４（ｃ）に示すように、サンプル
Ａの多結晶シリコン電極１３の面積よりは小さい面積を
有するレジスト１５が形成されている場合、サンプルＤ
は図４（ｄ）に示すように、サンプルＡの多結晶シリコ
ン電極１３の両側に多結晶シリコン電極１３とゲート酸
化膜１２上に跨がるレジスト１６を形成したサンプルで
ある。
ように、シリコン基板１１上にゲート酸化膜１２が形成
され、そのゲート酸化膜１２上に多結晶シリコン電極
（ゲート電極）１３が形成されている場合、サンプルＢ
は図４（ｂ）に示すように、サンプルＡの多結晶シリコ
ン電極１３と同じ面積のレジスト１４が形成されている
場合、サンプルＣは図４（ｃ）に示すように、サンプル
Ａの多結晶シリコン電極１３の面積よりは小さい面積を
有するレジスト１５が形成されている場合、サンプルＤ
は図４（ｄ）に示すように、サンプルＡの多結晶シリコ
ン電極１３の両側に多結晶シリコン電極１３とゲート酸
化膜１２上に跨がるレジスト１６を形成したサンプルで
ある。
【０００７】上記したサンプルＡ〜Ｄのセルファライン
ソースエッチングを行った結果、サンプルＣとサンプル
Ｄに界面準位の発生が確認された。すなわち、界面準位
の発生は、図４（ａ）のサンプルＡの結果より、ゲート
電極１３がプラズマに露出するために発生するものでは
なく、ゲート電極１３とレジストが同時にプラズマに露
出する場合に発生する。すなわち、プラズマエッチング
時に、イオンがゲート電極を照射した時に、ゲート電極
表面から２次電子が放出されるが、レジスト表面では２
次電子は発生し難い。
ソースエッチングを行った結果、サンプルＣとサンプル
Ｄに界面準位の発生が確認された。すなわち、界面準位
の発生は、図４（ａ）のサンプルＡの結果より、ゲート
電極１３がプラズマに露出するために発生するものでは
なく、ゲート電極１３とレジストが同時にプラズマに露
出する場合に発生する。すなわち、プラズマエッチング
時に、イオンがゲート電極を照射した時に、ゲート電極
表面から２次電子が放出されるが、レジスト表面では２
次電子は発生し難い。
【０００８】以上のように、ゲート電極とレジストの２
次電子の発生の違いにより、ウエハ表面の微小領域にお
いて、電界のバラツキが生じ、ゲート酸化膜中に界面準
位が発生したものと思われる。本発明は上記問題点を除
去し、ゲート電極とレジストの２次電子の発生の違いを
抑えて、ウエハ表面の微小領域において、電界のバラツ
キをなくし、ゲート酸化膜中に界面準位の発生を防止す
ることができる半導体装置のセルファラインソースの製
造方法を提供することを目的とする。
次電子の発生の違いにより、ウエハ表面の微小領域にお
いて、電界のバラツキが生じ、ゲート酸化膜中に界面準
位が発生したものと思われる。本発明は上記問題点を除
去し、ゲート電極とレジストの２次電子の発生の違いを
抑えて、ウエハ表面の微小領域において、電界のバラツ
キをなくし、ゲート酸化膜中に界面準位の発生を防止す
ることができる半導体装置のセルファラインソースの製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極表面に２
次電子の発生率の低い物質を生成させ、レジストパター
ンを形成し、セルファラインソースを形成する。
成するために、 （１）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極表面に２
次電子の発生率の低い物質を生成させ、レジストパター
ンを形成し、セルファラインソースを形成する。
【００１０】このように、ゲート電極の表面に２次電子
の発生率の低い物質を生成するようにしたので、セルフ
ァラインソースエッチング時にゲート酸化膜中に界面準
位が発生するのを防止することができる。 （２）上記（１）記載の半導体装置のセルファラインソ
ースの製造方法において、前記２次電子の発生率の低い
物質は、絶縁物、半導体物質又は導電性を有しないレジ
ストである。
の発生率の低い物質を生成するようにしたので、セルフ
ァラインソースエッチング時にゲート酸化膜中に界面準
位が発生するのを防止することができる。 （２）上記（１）記載の半導体装置のセルファラインソ
ースの製造方法において、前記２次電子の発生率の低い
物質は、絶縁物、半導体物質又は導電性を有しないレジ
ストである。
【００１１】このように、セルファラインソースエッチ
ング時に、ゲート電極上に２次電子の発生率の低い、こ
こではアモルファスシリコン膜を形成する。したがっ
て、ゲート電極上に、２次電子の発生率の低い絶縁物や
半導体を生成することにより、セルファラインソースエ
ッチング時にゲート酸化膜中に界面準位が発生するのを
防止することができる。
ング時に、ゲート電極上に２次電子の発生率の低い、こ
こではアモルファスシリコン膜を形成する。したがっ
て、ゲート電極上に、２次電子の発生率の低い絶縁物や
半導体を生成することにより、セルファラインソースエ
ッチング時にゲート酸化膜中に界面準位が発生するのを
防止することができる。
【００１２】また、ゲート電極の表面をレジストでカバ
ーすることにより、セルファラインソースエッチング時
にゲート酸化膜に界面準位が発生しないようにすること
ができる。 （３）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極表面に２
次電子の発生率の高い物質を生成させ、レジストパター
ンを形成し、セルファラインソースを形成する。
ーすることにより、セルファラインソースエッチング時
にゲート酸化膜に界面準位が発生しないようにすること
ができる。 （３）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極表面に２
次電子の発生率の高い物質を生成させ、レジストパター
ンを形成し、セルファラインソースを形成する。
【００１３】このように、セルファラインソースエッチ
ング時にレジスト表面に２次電子の発生率の高い物質を
生成させることにより、セルファラインソースエッチン
グ時にゲート酸化膜に界面準位が発生しないようにする
ことができる。 （４）上記（３）記載の半導体装置のセルファラインソ
ースの製造方法において、前記２次電子の発生率の高い
物質は導電性の物質又は導電性のレジストである。
ング時にレジスト表面に２次電子の発生率の高い物質を
生成させることにより、セルファラインソースエッチン
グ時にゲート酸化膜に界面準位が発生しないようにする
ことができる。 （４）上記（３）記載の半導体装置のセルファラインソ
ースの製造方法において、前記２次電子の発生率の高い
物質は導電性の物質又は導電性のレジストである。
【００１４】このように、セルファラインソースエッチ
ング時にレジスト表面に２次電子の発生率の高い導電性
の膜、例えば、ＴｉＮ膜を生成することにより、セルフ
ァラインソースエッチング時にゲート酸化膜に界面準位
が発生しないようにすることができる。 （５）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極上に堆積
膜を生成し、酸化膜をエッチングする条件で処理するよ
うにしたものである。
ング時にレジスト表面に２次電子の発生率の高い導電性
の膜、例えば、ＴｉＮ膜を生成することにより、セルフ
ァラインソースエッチング時にゲート酸化膜に界面準位
が発生しないようにすることができる。 （５）半導体装置のセルファラインソースの製造方法に
おいて、ゲート電極を形成し、このゲート電極上に堆積
膜を生成し、酸化膜をエッチングする条件で処理するよ
うにしたものである。
【００１５】したがって、簡単な工程でもって、セルフ
ァラインソースエッチング時にゲート酸化膜に界面準位
が発生しないようにすることができる。
ァラインソースエッチング時にゲート酸化膜に界面準位
が発生しないようにすることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施例について図
面を参照しながら詳細に説明する。図１は本発明の第１
実施例を示す半導体装置のセルファラインソース形成工
程断面図である。 （１）まず、図１（ａ）に示すように、シリコン基板２
１のアクティブ領域にゲート酸化膜２２を形成し、その
上に第１の多結晶シリコン膜２３、層間酸化膜２４、第
２の多結晶シリコン膜２５、アモルファスシリコン膜２
６を順次形成した後、レジストパターン２７を形成し、
ゲートホトリソを行う。
面を参照しながら詳細に説明する。図１は本発明の第１
実施例を示す半導体装置のセルファラインソース形成工
程断面図である。 （１）まず、図１（ａ）に示すように、シリコン基板２
１のアクティブ領域にゲート酸化膜２２を形成し、その
上に第１の多結晶シリコン膜２３、層間酸化膜２４、第
２の多結晶シリコン膜２５、アモルファスシリコン膜２
６を順次形成した後、レジストパターン２７を形成し、
ゲートホトリソを行う。
【００１７】（２）次に、図１（ｂ）に示すように、レ
ジストパターン２７をマスクにして、アモルファスシリ
コン膜２６のエッチングを行う。 （３）次いで、図１（ｃ）に示すように、ゲートホトリ
ソ・エッチングを行い、ゲート電極２８を形成する。 （４）次に、図１（ｄ）に示すように、レジストパター
ン２７を除去する。
ジストパターン２７をマスクにして、アモルファスシリ
コン膜２６のエッチングを行う。 （３）次いで、図１（ｃ）に示すように、ゲートホトリ
ソ・エッチングを行い、ゲート電極２８を形成する。 （４）次に、図１（ｄ）に示すように、レジストパター
ン２７を除去する。
【００１８】（５）次いで、図１（ｅ）に示すように、
セルファラインソースホトリソを行い、レジストパター
ン２９を形成する。その後、セルファラインソースエッ
チングを行う。 以上のように、第１実施例によれば、セルファラインソ
ースエッチング時に、ゲート電極２８上に２次電子の発
生率の低いアモルファスシリコン膜２６を形成する。こ
のように、ゲート電極２８上に、２次電子の発生率の低
い絶縁物や半導体を生成することにより、セルファライ
ンソースエッチング時にゲート酸化膜中に界面準位が発
生するのを防止することができる。
セルファラインソースホトリソを行い、レジストパター
ン２９を形成する。その後、セルファラインソースエッ
チングを行う。 以上のように、第１実施例によれば、セルファラインソ
ースエッチング時に、ゲート電極２８上に２次電子の発
生率の低いアモルファスシリコン膜２６を形成する。こ
のように、ゲート電極２８上に、２次電子の発生率の低
い絶縁物や半導体を生成することにより、セルファライ
ンソースエッチング時にゲート酸化膜中に界面準位が発
生するのを防止することができる。
【００１９】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示す半導体装置のセル
ファラインソース形成工程断面図（その１）、図６はそ
の半導体装置のセルファラインソース形成工程断面図
（その２）である。 （１）まず、図５（ａ）に示すように、シリコン基板３
１のアクティブ領域にゲート酸化膜３２を形成し、その
上に第１の多結晶シリコン膜３３、層間酸化膜３４、第
２の多結晶シリコン膜３５を順次形成した後、レジスト
パターン３６を形成し、このレジストパターン３６をマ
スクにして、ゲートホトリソ・エッチングを行い、ゲー
ト電極３７を形成する。
る。図５は本発明の第２実施例を示す半導体装置のセル
ファラインソース形成工程断面図（その１）、図６はそ
の半導体装置のセルファラインソース形成工程断面図
（その２）である。 （１）まず、図５（ａ）に示すように、シリコン基板３
１のアクティブ領域にゲート酸化膜３２を形成し、その
上に第１の多結晶シリコン膜３３、層間酸化膜３４、第
２の多結晶シリコン膜３５を順次形成した後、レジスト
パターン３６を形成し、このレジストパターン３６をマ
スクにして、ゲートホトリソ・エッチングを行い、ゲー
ト電極３７を形成する。
【００２０】（２）次に、図５（ｂ）に示すように、ゲ
ート電極３７上のレジストパターン３６を除去する。 （３）次いで、図５（ｃ）に示すように、３層レジスト
コーティングを行う。すなわち、下層レジスト（第１
層）３８、この下層レジスト３８上に中間膜（第２層）
３９としてのＴｉＮ膜、その上に上層レジスト（第３
層）４０を塗布する。
ート電極３７上のレジストパターン３６を除去する。 （３）次いで、図５（ｃ）に示すように、３層レジスト
コーティングを行う。すなわち、下層レジスト（第１
層）３８、この下層レジスト３８上に中間膜（第２層）
３９としてのＴｉＮ膜、その上に上層レジスト（第３
層）４０を塗布する。
【００２１】（４）次に、図５（ｄ）に示すように、セ
ルファラインソースホトリソを行い、上層レジストの現
像を行い、レジストパターン４０Ａを形成する。 （５）次に、図６（ａ）に示すように、そのレジストパ
ターン４０Ａをマスクとして、セルファラインソースホ
トリソを行い、中間膜パターン３９Ａを形成する。
ルファラインソースホトリソを行い、上層レジストの現
像を行い、レジストパターン４０Ａを形成する。 （５）次に、図６（ａ）に示すように、そのレジストパ
ターン４０Ａをマスクとして、セルファラインソースホ
トリソを行い、中間膜パターン３９Ａを形成する。
【００２２】（６）次に、図６（ｂ）に示すように、レ
ジストパターン４０Ａを除去する。 （７）次に、図６（ｃ）に示すように、中間膜パターン
３９Ａをマスクとしてセルファラインソースホトリソを
行い、Ｏ2 ＲＩＥにより下層レジストパターン３８Ａを
形成する。その後、セルファラインソースエッチングを
行う。 この実施例では、レジスト表面に２次電子の発生率の高
い導電性の物質を生成するようにしている。具体的に
は、セルファラインソースホトリソ工程で３層レジスト
を用い、中間膜（第２層）３９に導電性の物質を用い
て、上層レジスト（第３層）４０を除去した後に、セル
ファラインソースエッチングを行う。ここでは、中間膜
にＴｉＮを用いた場合について述べる。
ジストパターン４０Ａを除去する。 （７）次に、図６（ｃ）に示すように、中間膜パターン
３９Ａをマスクとしてセルファラインソースホトリソを
行い、Ｏ2 ＲＩＥにより下層レジストパターン３８Ａを
形成する。その後、セルファラインソースエッチングを
行う。 この実施例では、レジスト表面に２次電子の発生率の高
い導電性の物質を生成するようにしている。具体的に
は、セルファラインソースホトリソ工程で３層レジスト
を用い、中間膜（第２層）３９に導電性の物質を用い
て、上層レジスト（第３層）４０を除去した後に、セル
ファラインソースエッチングを行う。ここでは、中間膜
にＴｉＮを用いた場合について述べる。
【００２３】このように、第２実施例によれば、セルフ
ァラインソースエッチング時にレジスト表面に２次電子
の発生率の高い導電性の膜を生成することにより、セル
ファラインソースエッチング時にゲート酸化膜に界面準
位が発生しないようにすることができる。次に、本発明
の第３実施例について説明する。
ァラインソースエッチング時にレジスト表面に２次電子
の発生率の高い導電性の膜を生成することにより、セル
ファラインソースエッチング時にゲート酸化膜に界面準
位が発生しないようにすることができる。次に、本発明
の第３実施例について説明する。
【００２４】図７は本発明の第３実施例を示す半導体装
置のセルファラインソース形成工程断面図である。 （１）まず、図７（ａ）に示すように、シリコン基板５
１のアクティブ領域にゲート酸化膜５２を形成し、その
上に第１の多結晶シリコン膜５３、層間酸化膜５４、第
２の多結晶シリコン膜５５を順次形成した後、レジスト
パターン５６を形成し、このレジストパターン５６をマ
スクにして、ゲートホトリソ・エッチングを行い、ゲー
ト電極５７を形成する。
置のセルファラインソース形成工程断面図である。 （１）まず、図７（ａ）に示すように、シリコン基板５
１のアクティブ領域にゲート酸化膜５２を形成し、その
上に第１の多結晶シリコン膜５３、層間酸化膜５４、第
２の多結晶シリコン膜５５を順次形成した後、レジスト
パターン５６を形成し、このレジストパターン５６をマ
スクにして、ゲートホトリソ・エッチングを行い、ゲー
ト電極５７を形成する。
【００２５】（２）次いで、レジストを塗布し、図７
（ｂ）に示すように、レジストパターン５８を形成し、
セルファラインソースホトリソを行う。その後、セルフ
ァラインソースエッチングを行う。 この実施例では、ゲート電極の表面をレジストでカバー
することにより、セルファラインソースエッチング時に
ゲート酸化膜に界面準位が発生しないようにすることが
できる。
（ｂ）に示すように、レジストパターン５８を形成し、
セルファラインソースホトリソを行う。その後、セルフ
ァラインソースエッチングを行う。 この実施例では、ゲート電極の表面をレジストでカバー
することにより、セルファラインソースエッチング時に
ゲート酸化膜に界面準位が発生しないようにすることが
できる。
【００２６】具体的には、ゲートホトリソ・エッチング
時にレジスト除去を行わないでおき、セルファラインソ
ースホトリソを行う。次に、本発明の第４実施例につい
て説明する。図８は本発明の第４実施例を示す半導体装
置のセルファラインソース形成工程断面図である。
時にレジスト除去を行わないでおき、セルファラインソ
ースホトリソを行う。次に、本発明の第４実施例につい
て説明する。図８は本発明の第４実施例を示す半導体装
置のセルファラインソース形成工程断面図である。
【００２７】（１）まず、図８（ａ）に示すように、シ
リコン基板６１のアクティブ領域にゲート酸化膜６２を
形成し、その上に第１の多結晶シリコン膜６３、層間酸
化膜６４、第２の多結晶シリコン膜６５を順次形成した
後、レジストパターン６６を形成する。その後、レジス
トパターン６６をマスクにして、ゲートホトリソ・エッ
チングを行い、ゲート電極６７を形成する。
リコン基板６１のアクティブ領域にゲート酸化膜６２を
形成し、その上に第１の多結晶シリコン膜６３、層間酸
化膜６４、第２の多結晶シリコン膜６５を順次形成した
後、レジストパターン６６を形成する。その後、レジス
トパターン６６をマスクにして、ゲートホトリソ・エッ
チングを行い、ゲート電極６７を形成する。
【００２８】（２）次に、図８（ｂ）に示すように、レ
ジストパターン６６を除去する。 （３）次に、図８（ｃ）に示すように、導電性レジスト
（例えば、昭和電工のエスペイサー１００，３００、日
東化学工業のａｇｕａ Ｓａｖｅ）６８及び上層レジス
ト６９をコートする。 （４）次いで、図８（ｄ）に示すように、上層レジスト
６９のパターニングを行い、上層レジストパターン７０
を形成する。
ジストパターン６６を除去する。 （３）次に、図８（ｃ）に示すように、導電性レジスト
（例えば、昭和電工のエスペイサー１００，３００、日
東化学工業のａｇｕａ Ｓａｖｅ）６８及び上層レジス
ト６９をコートする。 （４）次いで、図８（ｄ）に示すように、上層レジスト
６９のパターニングを行い、上層レジストパターン７０
を形成する。
【００２９】（５）次に、図８（ｅ）に示すように、Ｏ
2 ＲＩＥ（Ｏ2 反応性イオンエッチング）処理により、
導電性レジスト６８のパターニングを行い、導電性レジ
ストパターン７１を形成する。その時に、上層レジスト
パターン７０を除去する。 この実施例では、セルファラインソースホトリソで用い
るレジストを導電性のレジストパターン７１を用いるこ
とにより、セルファラインソースエッチング時にゲート
酸化膜６２に界面準位が発生しないようにすることがで
きる。
2 ＲＩＥ（Ｏ2 反応性イオンエッチング）処理により、
導電性レジスト６８のパターニングを行い、導電性レジ
ストパターン７１を形成する。その時に、上層レジスト
パターン７０を除去する。 この実施例では、セルファラインソースホトリソで用い
るレジストを導電性のレジストパターン７１を用いるこ
とにより、セルファラインソースエッチング時にゲート
酸化膜６２に界面準位が発生しないようにすることがで
きる。
【００３０】次に、本発明の第５実施例について説明す
る。この実施例では、セルファライソースエッチングで
ゲート電極上に堆積膜が生成し、酸化膜（フィールド酸
化膜及びゲート酸化膜）はエッチングが進行するエッチ
ング条件を用いる。具体的なエッチング条件とプラズマ
ソースを以下に示す。
る。この実施例では、セルファライソースエッチングで
ゲート電極上に堆積膜が生成し、酸化膜（フィールド酸
化膜及びゲート酸化膜）はエッチングが進行するエッチ
ング条件を用いる。具体的なエッチング条件とプラズマ
ソースを以下に示す。
【００３１】エッチングガス Ｃ3 Ｆ8 ／Ａｒ＝２０／
５０（ｓｃｃｍ） 圧力 ５ｍＴｏｒｒ ソースパワー ２ｋＷ バイアスパワー ５００Ｗ プラズマソースはＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕ
ｐｌｅ Ｐｌａｓｍａ）である。
５０（ｓｃｃｍ） 圧力 ５ｍＴｏｒｒ ソースパワー ２ｋＷ バイアスパワー ５００Ｗ プラズマソースはＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕ
ｐｌｅ Ｐｌａｓｍａ）である。
【００３２】以上のように、第５実施例によれば、セル
ファラインソースエッチングで、ゲート電極上に堆積
膜、例えば、Ｃx Ｆy 膜が生成され、酸化膜（フィール
ド酸化膜及びゲート酸化膜）はエッチングが進行するエ
ッチング条件を用いることにより、セルファラインエッ
チング時にゲート酸化膜に界面準位が発生する問題を除
去することができる。
ファラインソースエッチングで、ゲート電極上に堆積
膜、例えば、Ｃx Ｆy 膜が生成され、酸化膜（フィール
ド酸化膜及びゲート酸化膜）はエッチングが進行するエ
ッチング条件を用いることにより、セルファラインエッ
チング時にゲート酸化膜に界面準位が発生する問題を除
去することができる。
【００３３】なお、上記実施例では、セルファラインソ
ースエッチングについて述べたが、ゲート電極とレジス
トが同時に存在するエッチング工程、インプラ工程、ス
パッタ工程等にも適用可能である。また、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
ースエッチングについて述べたが、ゲート電極とレジス
トが同時に存在するエッチング工程、インプラ工程、ス
パッタ工程等にも適用可能である。また、本発明は上記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々の変形が可能であり、これらを本発明の範囲か
ら排除するものではない。
【００３４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、ゲート電極の表面
に２次電子の発生率の低い物質を生成するようにしたの
で、セルファラインソースエッチング時にゲート酸化膜
中に界面準位が発生するのを防止することができる。
よれば、次のような効果を奏することができる。 （１）請求項１記載の発明によれば、ゲート電極の表面
に２次電子の発生率の低い物質を生成するようにしたの
で、セルファラインソースエッチング時にゲート酸化膜
中に界面準位が発生するのを防止することができる。
【００３５】（２）請求項２記載の発明によれば、セル
ファラインソースエッチング時に、ゲート電極上に、２
次電子の発生率の低い絶縁物や半導体を生成することに
より、セルファラインソースエッチング時にゲート酸化
膜中に界面準位が発生するのを防止することができる。
例えば、ゲート電極上に、アモルファスシリコン膜を形
成する。
ファラインソースエッチング時に、ゲート電極上に、２
次電子の発生率の低い絶縁物や半導体を生成することに
より、セルファラインソースエッチング時にゲート酸化
膜中に界面準位が発生するのを防止することができる。
例えば、ゲート電極上に、アモルファスシリコン膜を形
成する。
【００３６】また、ゲート電極の表面をレジストでカバ
ーすることにより、セルファラインソースエッチング時
にゲート酸化膜に界面準位が発生しないようにすること
ができる。 （３）請求項３記載の発明によれば、セルファラインソ
ースエッチング時にレジスト表面に２次電子の発生率の
高い物質を生成させることにより、セルファラインソー
スエッチング時にゲート酸化膜に界面準位が発生しない
ようにすることができる。
ーすることにより、セルファラインソースエッチング時
にゲート酸化膜に界面準位が発生しないようにすること
ができる。 （３）請求項３記載の発明によれば、セルファラインソ
ースエッチング時にレジスト表面に２次電子の発生率の
高い物質を生成させることにより、セルファラインソー
スエッチング時にゲート酸化膜に界面準位が発生しない
ようにすることができる。
【００３７】（４）請求項４記載の発明によれば、セル
ファラインソースエッチング時にレジスト表面に２次電
子の発生率の高い導電性の膜、例えば、ＴｉＮ膜を生成
することにより、セルファラインソースエッチング時に
ゲート酸化膜に界面準位が発生しないようにすることが
できる。 （５）請求項５記載の発明によれば、簡単な工程でもっ
て、セルファラインソースエッチング時にゲート酸化膜
に界面準位が発生しないようにすることができる。
ファラインソースエッチング時にレジスト表面に２次電
子の発生率の高い導電性の膜、例えば、ＴｉＮ膜を生成
することにより、セルファラインソースエッチング時に
ゲート酸化膜に界面準位が発生しないようにすることが
できる。 （５）請求項５記載の発明によれば、簡単な工程でもっ
て、セルファラインソースエッチング時にゲート酸化膜
に界面準位が発生しないようにすることができる。
【図１】本発明の第１実施例を示す半導体装置のセルフ
ァラインソース形成工程断面図である。
ァラインソース形成工程断面図である。
【図２】従来の半導体装置のセルファラインソースプロ
セスの部分断面図である。
セスの部分断面図である。
【図３】従来の半導体装置のセルファラインソースプロ
セスの部分平面図である。
セスの部分平面図である。
【図４】従来の半導体装置のセルファラインソースプロ
セスのサンプルを示す図である。
セスのサンプルを示す図である。
【図５】本発明の第２実施例を示す半導体装置のセルフ
ァラインソース形成工程断面図（その１）である。
ァラインソース形成工程断面図（その１）である。
【図６】本発明の第２実施例を示す半導体装置のセルフ
ァラインソース形成工程断面図（その２）である。
ァラインソース形成工程断面図（その２）である。
【図７】本発明の第３実施例を示す半導体装置のセルフ
ァラインソース形成工程断面図である。
ァラインソース形成工程断面図である。
【図８】本発明の第４実施例を示す半導体装置のセルフ
ァラインソース形成工程断面図である。
ァラインソース形成工程断面図である。
２１，３１，５１，６１ シリコン基板 ２２，３２，５２，６２ ゲート酸化膜 ２３，３３，５３，６３ 第１の多結晶シリコン膜 ２４，３４，５４，６４ 層間酸化膜 ２５，３５，５５，６５ 第２の多結晶シリコン膜 ２６ アモルファスシリコン膜 ２７，２９，３６，４０Ａ，５６，５８，６６ レジ
ストパターン ２８，３７，５７，６７ ゲート電極 ３８ 下層レジスト（第１層） ３８Ａ 下層レジストパターン ３９ 中間膜（第２層） ３９Ａ 中間膜パターン ４０ 上層レジスト（第３層） ６８ 導電性レジスト ６９ 上層レジスト ７０ 上層レジストパターン ７１ 導電性レジストパターン
ストパターン ２８，３７，５７，６７ ゲート電極 ３８ 下層レジスト（第１層） ３８Ａ 下層レジストパターン ３９ 中間膜（第２層） ３９Ａ 中間膜パターン ４０ 上層レジスト（第３層） ６８ 導電性レジスト ６９ 上層レジスト ７０ 上層レジストパターン ７１ 導電性レジストパターン
Claims (5)
- 【請求項１】 半導体装置のセルファラインソースの製
造方法において、（ａ）ゲート電極を形成し、（ｂ）該
ゲート電極表面に２次電子の発生率の低い物質を生成さ
せ、（ｃ）レジストパターンを形成し、セルファライン
ソースを形成することを特徴とする半導体装置のセルフ
ァラインソースの製造方法。 - 【請求項２】 請求項１記載の半導体装置のセルファラ
インソースの製造方法において、前記２次電子の発生率
の低い物質は絶縁物、半導体物質又は導電性を有しない
レジストであることを特徴とする半導体装置のセルファ
ラインソースの製造方法。 - 【請求項３】 半導体装置のセルファラインソースの製
造方法において、（ａ）ゲート電極を形成し、（ｂ）該
ゲート電極表面に２次電子の発生率の高い物質を生成さ
せ、（ｃ）レジストパターンを形成し、セルファライン
ソースを形成することを特徴とする半導体装置のセルフ
ァラインソースの製造方法。 - 【請求項４】 請求項３記載の半導体装置のセルファラ
インソースの製造方法において、前記２次電子の発生率
の高い物質は導電性の物質又は導電性のレジストである
ことを特徴とする半導体装置のセルファラインソースの
製造方法。 - 【請求項５】 半導体装置のセルファラインソースの製
造方法において、（ａ）ゲート電極を形成し、（ｂ）該
ゲート電極上に堆積膜を生成し、酸化膜をエッチングす
る条件で処理することを特徴とする半導体装置のセルフ
ァラインソースの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27802595A JPH09120955A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置のセルファラインソースの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27802595A JPH09120955A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置のセルファラインソースの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09120955A true JPH09120955A (ja) | 1997-05-06 |
Family
ID=17591609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27802595A Withdrawn JPH09120955A (ja) | 1995-10-25 | 1995-10-25 | 半導体装置のセルファラインソースの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09120955A (ja) |
-
1995
- 1995-10-25 JP JP27802595A patent/JPH09120955A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0063916B1 (en) | Semiconductor intregrated circuits and manufacturing process thereof | |
| US6900002B1 (en) | Antireflective bi-layer hardmask including a densified amorphous carbon layer | |
| JP2502805B2 (ja) | コンタクトホ−ル形成方法 | |
| US5563098A (en) | Buried contact oxide etch with poly mask procedure | |
| JP3235549B2 (ja) | 導電層形成法 | |
| JPH10144633A (ja) | 半導体装置の製造方法 | |
| JPH09120955A (ja) | 半導体装置のセルファラインソースの製造方法 | |
| US6753265B2 (en) | Method for manufacturing bit line | |
| JP3550276B2 (ja) | 半導体装置の製造方法 | |
| JPH0950968A (ja) | 半導体素子製造方法および半導体素子 | |
| JP4398524B2 (ja) | 境界領域の導電層形成を防止する半導体メモリ装置のゲート形成方法 | |
| JP3378776B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100353530B1 (ko) | 반도체 소자의 제조방법 | |
| KR100732744B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| US6300190B1 (en) | Method for fabricating semiconductor integrated circuit device | |
| KR20010081436A (ko) | 반도체 장치의 다마신 배선 형성 방법 | |
| KR100265343B1 (ko) | 반도체 장치 제조 방법 | |
| JP3586971B2 (ja) | 半導体装置の製造方法 | |
| KR960015496B1 (ko) | 반도체소자의 저장전극 제조방법 | |
| JP2000340543A (ja) | ドライエッチング方法および装置 | |
| JPH11186224A (ja) | 半導体装置の製造方法 | |
| JPH10223756A (ja) | コンタクトホールの形成方法 | |
| KR20020050918A (ko) | 플레쉬 메모리 소자의 제조방법 | |
| KR20030094939A (ko) | 반도체 소자의 제조방법 | |
| JP2000173980A (ja) | ドライエッチング方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |