JPH09107287A - 回路アイソレーション方式 - Google Patents
回路アイソレーション方式Info
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- JPH09107287A JPH09107287A JP7260497A JP26049795A JPH09107287A JP H09107287 A JPH09107287 A JP H09107287A JP 7260497 A JP7260497 A JP 7260497A JP 26049795 A JP26049795 A JP 26049795A JP H09107287 A JPH09107287 A JP H09107287A
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Abstract
(57)【要約】
【課題】 安価な素子でアナログ回路とデジタル回路の
電源およびグランドを分離する回路アイソレーション方
式を提供することを目的としている。 【解決手段】 例えば、Ａ／Ｄ変換器１と、入力端子
（Ｓ）がＶＤＤ端子電圧に等しいと２個の出力端子
（Ａ，Ｂ）間を短絡し、入力端子がＶＳＳ端子電圧に等
しいと前記２個の出力端子（Ａ，Ｂ）間を開放する複数
のＦＥＴ回路３とでなり、前記Ａ／Ｄ変換器の電源端子
および、ＦＥＴ回路のＶＤＤ端子をアナログ回路用の電
源（Ｂ−Ａ）に、前記Ａ／Ｄ変換器のグランド端子およ
び、ＦＥＴ回路のＶＳＳ端子をアナログ回路用グランド
（ＧＮＤ−Ａ）に接続し、前記Ａ／Ｄ変換器よりのデジ
タル信号を前記ＦＥＴ回路の入力端子（Ｓ）に入力し、
前記ＦＥＴ回路の一方の出力端子（Ａ）をデジタル回路
用グランド（ＧＮＤ−Ｄ）に、他方の出力端子（Ｂ）を
抵抗を介してデジタル回路用電源（Ｂ−Ｄ）に接続し
た。
電源およびグランドを分離する回路アイソレーション方
式を提供することを目的としている。 【解決手段】 例えば、Ａ／Ｄ変換器１と、入力端子
（Ｓ）がＶＤＤ端子電圧に等しいと２個の出力端子
（Ａ，Ｂ）間を短絡し、入力端子がＶＳＳ端子電圧に等
しいと前記２個の出力端子（Ａ，Ｂ）間を開放する複数
のＦＥＴ回路３とでなり、前記Ａ／Ｄ変換器の電源端子
および、ＦＥＴ回路のＶＤＤ端子をアナログ回路用の電
源（Ｂ−Ａ）に、前記Ａ／Ｄ変換器のグランド端子およ
び、ＦＥＴ回路のＶＳＳ端子をアナログ回路用グランド
（ＧＮＤ−Ａ）に接続し、前記Ａ／Ｄ変換器よりのデジ
タル信号を前記ＦＥＴ回路の入力端子（Ｓ）に入力し、
前記ＦＥＴ回路の一方の出力端子（Ａ）をデジタル回路
用グランド（ＧＮＤ−Ｄ）に、他方の出力端子（Ｂ）を
抵抗を介してデジタル回路用電源（Ｂ−Ｄ）に接続し
た。
Description
【０００１】
【産業上の利用分野】本発明は、回路アイソレーション
方式に係わり、とくに、Ａ／Ｄ変換部またはＤ／Ａ変換
部における、電源およびグランドのアイソレーションに
関する。
方式に係わり、とくに、Ａ／Ｄ変換部またはＤ／Ａ変換
部における、電源およびグランドのアイソレーションに
関する。
【０００２】
【従来の技術】図６−ａはアナログ回路用グランドＧＮ
Ｄ−Ａを基準として、アナログ回路用電源Ｂ−Ａ、デジ
タル回路用電源Ｂ−Ｄおよびデジタル回路用グランドＧ
ＮＤ−Ｄの電位の変動を示す図で、アナログ回路用電源
Ｂ−Ａの電位の変動は無いが、デジタル回路用グランド
ＧＮＤ−Ｄを基準にした場合デジタル回路用電源Ｂ−Ｄ
の電位の変動は無いにも係わらず、デジタル回路用電源
Ｂ−Ｄおよびデジタル回路用グランドＧＮＤ−Ｄの電位
は変動している。従来、Ａ／Ｄ変換部またはＤ／Ａ変換
部においては、図７に示すようにデジタル回路用グラン
ドとアナログ回路用グランドは共通にするか、または、
基本的には分離していても変換部分では接続していた。
このため、図６−ｂに示すように、デジタル信号による
ノイズが、アナログ回路に混入し、Ｓ／Ｎを悪くした
り、解像度を悪くする原因となっていた。上述の問題を
解決するため、フォトカプラを利用してアイソレーショ
ンする方法も考えられているが、高価になるため、安価
な素子で実現する方式が待ち望まれていた。
Ｄ−Ａを基準として、アナログ回路用電源Ｂ−Ａ、デジ
タル回路用電源Ｂ−Ｄおよびデジタル回路用グランドＧ
ＮＤ−Ｄの電位の変動を示す図で、アナログ回路用電源
Ｂ−Ａの電位の変動は無いが、デジタル回路用グランド
ＧＮＤ−Ｄを基準にした場合デジタル回路用電源Ｂ−Ｄ
の電位の変動は無いにも係わらず、デジタル回路用電源
Ｂ−Ｄおよびデジタル回路用グランドＧＮＤ−Ｄの電位
は変動している。従来、Ａ／Ｄ変換部またはＤ／Ａ変換
部においては、図７に示すようにデジタル回路用グラン
ドとアナログ回路用グランドは共通にするか、または、
基本的には分離していても変換部分では接続していた。
このため、図６−ｂに示すように、デジタル信号による
ノイズが、アナログ回路に混入し、Ｓ／Ｎを悪くした
り、解像度を悪くする原因となっていた。上述の問題を
解決するため、フォトカプラを利用してアイソレーショ
ンする方法も考えられているが、高価になるため、安価
な素子で実現する方式が待ち望まれていた。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、安価な素子でアナログ回路とデジタル回
路の電源およびグランドを分離する回路アイソレーショ
ン方式を提供することを目的としている。
題点を解決し、安価な素子でアナログ回路とデジタル回
路の電源およびグランドを分離する回路アイソレーショ
ン方式を提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、アナログ信号を２値のデジタル信号に変換
するＡ／Ｄ変換器と、入力端子（Ｓ）がＶＤＤ端子電圧
に等しいと２個の出力端子（Ａ，Ｂ）間を短絡し、入力
端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２個の出力
端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路とでな
り、前記Ａ／Ｄ変換器の電源端子および、ＦＥＴ回路の
ＶＤＤ端子はアナログ回路用の電源（Ｂ−Ａ）に、前記
Ａ／Ｄ変換器のグランド端子および、ＦＥＴ回路のＶＳ
Ｓ端子はアナログ回路用グランド（ＧＮＤ−Ａ）に接続
し、前記Ａ／Ｄ変換器より出力するデジタル信号を、前
記ＦＥＴ回路の入力端子（Ｓ）に入力し、前記ＦＥＴ回
路の一方の出力端子（Ａ）をデジタル回路用グランド
（ＧＮＤ−Ｄ）に接続し、他方の出力端子（Ｂ）を抵抗
を介してデジタル回路用電源（Ｂ−Ｄ）に接続するよう
にした。また、アナログ信号を２値のデジタル信号に変
換するＡ／Ｄ変換器と、＋入力端子の電圧が、−入力端
子の電圧より高いと出力端子を電源端子電圧にし、低い
とグランド端子電圧にするコンパレータとでなり、前記
Ａ／Ｄ変換器の電源端子はアナログ回路用の電源（Ｂ−
Ａ）に、前記Ａ／Ｄ変換器のグランド端子はアナログ回
路用グランド（ＧＮＤ−Ａ）に接続し、前記コンパレー
タの電源端子をデジタル回路用電源（Ｂ−Ｄ）に、グラ
ンド端子をデジタル回路用グランド（ＧＮＤ−Ｄ）に接
続し、コンパレータの−入力端子にアナログ電源電圧を
２個の抵抗で分圧した所定の電圧を入力し、＋入力端子
に前記Ａ／Ｄ変換器より出力するデジタル信号を入力す
るようにした。また、２値のデジタル信号をアナログ信
号に変換するＤ／Ａ変換器と、入力端子（Ｓ）がＶＤＤ
端子電圧に等しいと２個の出力端子（Ａ，Ｂ）間を短絡
し、入力端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２
個の出力端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路
とでなり、前記Ｄ／Ａ変換器の電源端子はアナログ回路
用の電源（Ｂ−Ａ）に、Ｄ／Ａ変換器のグランド端子は
アナログ回路用グランド（ＧＮＤ−Ａ）に接続し、ＦＥ
Ｔ回路のＶＤＤ端子はデジタル回路用電源（Ｂ−Ｄ）
に、ＦＥＴ回路のＶＳＳ端子はデジタル回路用グランド
（ＧＮＤ−Ｄ）に接続し、前記ＦＥＴ回路に入力するデ
ジタル信号を、前記ＦＥＴ回路の入力端子（Ｓ）に入力
し、前記ＦＥＴ回路の一方の出力端子（Ａ）をアナログ
回路用グランド（ＧＮＤ−Ａ）に、他方の出力端子
（Ｂ）を抵抗を介して接続すると共に、前記Ｄ／Ａ変換
器の所定のデジタル入力端子に入力するようにした。ま
た、２値のデジタル信号をアナログ信号に変換するＤ／
Ａ変換器と、＋入力端子の電圧が、−入力端子の電圧よ
り高いと出力端子を電源端子電圧にし、低いとグランド
端子電圧にするコンパレータとでなり、前記Ｄ／Ａ変換
器の電源端子および、前記コンパレータの電源端子をア
ナログ回路用電源（Ｂ−Ａ）に、前記Ａ／Ｄ変換器のグ
ランド端子および、コンパレータのグランド端子をアナ
ログ回路用グランド（ＧＮＤ−Ａ）に接続し、前記コン
パレータの−入力端子にデジタル回路用電源電圧を２個
の抵抗で分圧した所定の電圧を入力し、＋入力端子にデ
ジタル回路よりのデジタル信号を入力するようにした。
決するため、アナログ信号を２値のデジタル信号に変換
するＡ／Ｄ変換器と、入力端子（Ｓ）がＶＤＤ端子電圧
に等しいと２個の出力端子（Ａ，Ｂ）間を短絡し、入力
端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２個の出力
端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路とでな
り、前記Ａ／Ｄ変換器の電源端子および、ＦＥＴ回路の
ＶＤＤ端子はアナログ回路用の電源（Ｂ−Ａ）に、前記
Ａ／Ｄ変換器のグランド端子および、ＦＥＴ回路のＶＳ
Ｓ端子はアナログ回路用グランド（ＧＮＤ−Ａ）に接続
し、前記Ａ／Ｄ変換器より出力するデジタル信号を、前
記ＦＥＴ回路の入力端子（Ｓ）に入力し、前記ＦＥＴ回
路の一方の出力端子（Ａ）をデジタル回路用グランド
（ＧＮＤ−Ｄ）に接続し、他方の出力端子（Ｂ）を抵抗
を介してデジタル回路用電源（Ｂ−Ｄ）に接続するよう
にした。また、アナログ信号を２値のデジタル信号に変
換するＡ／Ｄ変換器と、＋入力端子の電圧が、−入力端
子の電圧より高いと出力端子を電源端子電圧にし、低い
とグランド端子電圧にするコンパレータとでなり、前記
Ａ／Ｄ変換器の電源端子はアナログ回路用の電源（Ｂ−
Ａ）に、前記Ａ／Ｄ変換器のグランド端子はアナログ回
路用グランド（ＧＮＤ−Ａ）に接続し、前記コンパレー
タの電源端子をデジタル回路用電源（Ｂ−Ｄ）に、グラ
ンド端子をデジタル回路用グランド（ＧＮＤ−Ｄ）に接
続し、コンパレータの−入力端子にアナログ電源電圧を
２個の抵抗で分圧した所定の電圧を入力し、＋入力端子
に前記Ａ／Ｄ変換器より出力するデジタル信号を入力す
るようにした。また、２値のデジタル信号をアナログ信
号に変換するＤ／Ａ変換器と、入力端子（Ｓ）がＶＤＤ
端子電圧に等しいと２個の出力端子（Ａ，Ｂ）間を短絡
し、入力端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２
個の出力端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路
とでなり、前記Ｄ／Ａ変換器の電源端子はアナログ回路
用の電源（Ｂ−Ａ）に、Ｄ／Ａ変換器のグランド端子は
アナログ回路用グランド（ＧＮＤ−Ａ）に接続し、ＦＥ
Ｔ回路のＶＤＤ端子はデジタル回路用電源（Ｂ−Ｄ）
に、ＦＥＴ回路のＶＳＳ端子はデジタル回路用グランド
（ＧＮＤ−Ｄ）に接続し、前記ＦＥＴ回路に入力するデ
ジタル信号を、前記ＦＥＴ回路の入力端子（Ｓ）に入力
し、前記ＦＥＴ回路の一方の出力端子（Ａ）をアナログ
回路用グランド（ＧＮＤ−Ａ）に、他方の出力端子
（Ｂ）を抵抗を介して接続すると共に、前記Ｄ／Ａ変換
器の所定のデジタル入力端子に入力するようにした。ま
た、２値のデジタル信号をアナログ信号に変換するＤ／
Ａ変換器と、＋入力端子の電圧が、−入力端子の電圧よ
り高いと出力端子を電源端子電圧にし、低いとグランド
端子電圧にするコンパレータとでなり、前記Ｄ／Ａ変換
器の電源端子および、前記コンパレータの電源端子をア
ナログ回路用電源（Ｂ−Ａ）に、前記Ａ／Ｄ変換器のグ
ランド端子および、コンパレータのグランド端子をアナ
ログ回路用グランド（ＧＮＤ−Ａ）に接続し、前記コン
パレータの−入力端子にデジタル回路用電源電圧を２個
の抵抗で分圧した所定の電圧を入力し、＋入力端子にデ
ジタル回路よりのデジタル信号を入力するようにした。
【０００５】
【作用】以上のように構成したので、本発明の回路アイ
ソレーション方式は、例えば第一の発明によれば、アナ
ログ信号をデジタル信号に変換するＡ／Ｄ変換器および
ＦＥＴまでは、アナログ回路用電源およびアナログ回路
用グランドを基準に動作させ、ＦＥＴの出力端子をデジ
タル回路用電源およびデジタル回路用グランドに接続し
ているので、ＦＥＴ内部でアナログ回路用グランドレベ
ルとデジタルグランドレベルがアイソレーションされ、
各々のグランドレベルで信号レベルが変化し、デジタル
回路用グランドレベルの変動がアナログ回路用グランド
レベルに影響することがなくデジタルノイズがアナログ
回路に混入しないようにしている。また第二の発明によ
れば、Ａ／Ｄ変換器をアナログ回路用電源およびアナロ
グ回路用グランドを基準に動作させ、コンパレータをデ
ジタル回路用電源およびデジタル回路用グランドに接続
し、このコンパレータの−入力端子にアナログ回路用電
源と、アナログ回路用グランド間を抵抗で分圧した電圧
を入力し、＋入力端子に前記Ａ／Ｄ変換器よりのデジタ
ル信号を入力しているので、コンパレータの入力部はア
ナログ回路用グランドを基準とした信号を比較し、その
比較結果をデジタル回路用グランドを基準とした出力端
子より出力するようにしている。また、第三の発明は第
一の発明と同様に、ＦＥＴで回路アイソレーションして
Ｄ／Ａ変換しており、第四の発明では、第二の発明と同
様に、コンパレータで回路アイソレーションしてＤ／Ａ
変換している。
ソレーション方式は、例えば第一の発明によれば、アナ
ログ信号をデジタル信号に変換するＡ／Ｄ変換器および
ＦＥＴまでは、アナログ回路用電源およびアナログ回路
用グランドを基準に動作させ、ＦＥＴの出力端子をデジ
タル回路用電源およびデジタル回路用グランドに接続し
ているので、ＦＥＴ内部でアナログ回路用グランドレベ
ルとデジタルグランドレベルがアイソレーションされ、
各々のグランドレベルで信号レベルが変化し、デジタル
回路用グランドレベルの変動がアナログ回路用グランド
レベルに影響することがなくデジタルノイズがアナログ
回路に混入しないようにしている。また第二の発明によ
れば、Ａ／Ｄ変換器をアナログ回路用電源およびアナロ
グ回路用グランドを基準に動作させ、コンパレータをデ
ジタル回路用電源およびデジタル回路用グランドに接続
し、このコンパレータの−入力端子にアナログ回路用電
源と、アナログ回路用グランド間を抵抗で分圧した電圧
を入力し、＋入力端子に前記Ａ／Ｄ変換器よりのデジタ
ル信号を入力しているので、コンパレータの入力部はア
ナログ回路用グランドを基準とした信号を比較し、その
比較結果をデジタル回路用グランドを基準とした出力端
子より出力するようにしている。また、第三の発明は第
一の発明と同様に、ＦＥＴで回路アイソレーションして
Ｄ／Ａ変換しており、第四の発明では、第二の発明と同
様に、コンパレータで回路アイソレーションしてＤ／Ａ
変換している。
【０００６】
【実施例】以下、図面に基づいて本発明による回路アイ
ソレーション方式を詳細に説明する。図１は第一の発明
による回路アイソレーション方式の一実施例を示す回路
図である。図において、１はＡ／Ｄ変換器で、アナログ
信号をパラレルのデジタル信号に変換しており、アナロ
グ回路用電源Ｂ−Ａ、アナログ回路用グランドＧＮＤ−
Ａより電力の供給をうけている。２は複数のインバータ
で、前記Ａ／Ｄ変換器１よりのデジタル信号の極性を反
転しており、アナログ回路用電源Ｂ−Ａ、アナログ回路
用グランドＧＮＤ−Ａより電力の供給をうけている。３
は複数のＦＥＴ回路で、入力端子（Ｓ）がＶＤＤ端子電
圧に等しいと前記入力端子（Ｓ）、ＶＤＤ端子、ＶＳＳ
端子とアイソレーションした２個の出力端子（Ａ，Ｂ）
間を短絡し、入力端子がＶＳＳ端子電圧に等しいと前記
２個の出力端子（Ａ，Ｂ）間を開放するように動作し、
ＶＤＤ端子はアナログ回路用電源Ｂ−Ａに、ＶＳＳ端子
はアナログ回路用グランドＧＮＤ−Ａに接続し、出力端
子（Ａ）はデジタル回路用グランドＧＮＤ−Ｄに、出力
端子（Ｂ）は抵抗４を通してデジタル回路用電源Ｂ−Ｄ
に接続するとともに、出力端子よりデジタル信号を出力
している。４は前記抵抗で、デジタル回路用電源Ｂ−Ｄ
より電流を供給している。
ソレーション方式を詳細に説明する。図１は第一の発明
による回路アイソレーション方式の一実施例を示す回路
図である。図において、１はＡ／Ｄ変換器で、アナログ
信号をパラレルのデジタル信号に変換しており、アナロ
グ回路用電源Ｂ−Ａ、アナログ回路用グランドＧＮＤ−
Ａより電力の供給をうけている。２は複数のインバータ
で、前記Ａ／Ｄ変換器１よりのデジタル信号の極性を反
転しており、アナログ回路用電源Ｂ−Ａ、アナログ回路
用グランドＧＮＤ−Ａより電力の供給をうけている。３
は複数のＦＥＴ回路で、入力端子（Ｓ）がＶＤＤ端子電
圧に等しいと前記入力端子（Ｓ）、ＶＤＤ端子、ＶＳＳ
端子とアイソレーションした２個の出力端子（Ａ，Ｂ）
間を短絡し、入力端子がＶＳＳ端子電圧に等しいと前記
２個の出力端子（Ａ，Ｂ）間を開放するように動作し、
ＶＤＤ端子はアナログ回路用電源Ｂ−Ａに、ＶＳＳ端子
はアナログ回路用グランドＧＮＤ−Ａに接続し、出力端
子（Ａ）はデジタル回路用グランドＧＮＤ−Ｄに、出力
端子（Ｂ）は抵抗４を通してデジタル回路用電源Ｂ−Ｄ
に接続するとともに、出力端子よりデジタル信号を出力
している。４は前記抵抗で、デジタル回路用電源Ｂ−Ｄ
より電流を供給している。
【０００７】図２は第二の発明による回路アイソレーシ
ョン方式の一実施例を示す回路図である。図において図
１と同じ機能のものは同じ記号を使用しており、５およ
び６は分圧用の抵抗で、アナログ回路用電源Ｂ−Ａとア
ナログ回路用グランドＧＮＤ−Ａ間を抵抗５と抵抗６の
比で分圧している。７はコンパレータで、電源端子はデ
ジイタル回路用電源Ｂ−Ｄに、グランド端子はデジタル
回路用グランドＧＮＤ−Ｄに接続しており、−入力端子
には、前記抵抗５と抵抗６で分圧した比較用電圧（Ｖ
ｃ）を入力し、＋入力端子には、前記Ａ／Ｄ変換器１よ
りのデジタル信号（Ｓｄ）を入力して、このデジタル信
号（Ｓｄ）が比較用電圧（Ｖｃ）より高いと出力端子は
デジタル回路用電源レベルのＨレベルに、低いとデジタ
ル回路用グランドレベルのＬレベルを出力している。
ョン方式の一実施例を示す回路図である。図において図
１と同じ機能のものは同じ記号を使用しており、５およ
び６は分圧用の抵抗で、アナログ回路用電源Ｂ−Ａとア
ナログ回路用グランドＧＮＤ−Ａ間を抵抗５と抵抗６の
比で分圧している。７はコンパレータで、電源端子はデ
ジイタル回路用電源Ｂ−Ｄに、グランド端子はデジタル
回路用グランドＧＮＤ−Ｄに接続しており、−入力端子
には、前記抵抗５と抵抗６で分圧した比較用電圧（Ｖ
ｃ）を入力し、＋入力端子には、前記Ａ／Ｄ変換器１よ
りのデジタル信号（Ｓｄ）を入力して、このデジタル信
号（Ｓｄ）が比較用電圧（Ｖｃ）より高いと出力端子は
デジタル回路用電源レベルのＨレベルに、低いとデジタ
ル回路用グランドレベルのＬレベルを出力している。
【０００８】図３は第三の発明による回路アイソレーシ
ョン方式の一実施例を示す回路図である。図において図
１および図２と同じ機能のものは同じ記号を使用してお
り、８はＤ／Ａ変換器で、ＦＥＴ回路３にてデジタル回
路用電源Ｂ−Ｄおよび、デジタル回路用グランドＧＮＤ
−Ｄとアイソレーションし、アナログ回路用グランドＧ
ＮＤ−Ｄを基準とするデジタル信号を入力してアナログ
信号に変換して出力している。
ョン方式の一実施例を示す回路図である。図において図
１および図２と同じ機能のものは同じ記号を使用してお
り、８はＤ／Ａ変換器で、ＦＥＴ回路３にてデジタル回
路用電源Ｂ−Ｄおよび、デジタル回路用グランドＧＮＤ
−Ｄとアイソレーションし、アナログ回路用グランドＧ
ＮＤ−Ｄを基準とするデジタル信号を入力してアナログ
信号に変換して出力している。
【０００９】図４は第四の発明による回路アイソレーシ
ョン方式の一実施例を示す回路図である。図において図
１、図２および図３と同じ機能のものは同じ記号を使用
しており、１０はデジタル回路の複数の出力用バッファ
アンプで、デジタル信号をコンパレータ７の＋入力端子
に入力している。
ョン方式の一実施例を示す回路図である。図において図
１、図２および図３と同じ機能のものは同じ記号を使用
しており、１０はデジタル回路の複数の出力用バッファ
アンプで、デジタル信号をコンパレータ７の＋入力端子
に入力している。
【００１０】図５は本発明による回路アイソレーション
方式のＦＥＴ回路３の一実施例を示す回路図である。図
において、３１はインバータで、ＦＥＴ等で形成し、入
力端子（Ｓ）に入力する信号を反転している。３２はＦ
ＥＴで、図５の回路構成としており、以下に説明する。
３２ａ、３２ｂはゲート、３２ｃ，３２ｄはソース、３
２ｅ，３２ｆ，３２ｇ，３２ｈはドレインである。ゲー
ト３２ａは入力端子（Ｓ）に、ゲート３２ｂはインバー
タ３１の出力端子に接続している。ソース３２ｃはＶＤ
Ｄ端子に、ソース３２ｄはＶＣＣ端子に接続している。
また、ドレイン３２ｅとドレイン３２ｆは出力端子
（Ａ）に、ドレイン３２ｇとドレイン３２ｈは出力端子
（Ｂ）に各々接続している。
方式のＦＥＴ回路３の一実施例を示す回路図である。図
において、３１はインバータで、ＦＥＴ等で形成し、入
力端子（Ｓ）に入力する信号を反転している。３２はＦ
ＥＴで、図５の回路構成としており、以下に説明する。
３２ａ、３２ｂはゲート、３２ｃ，３２ｄはソース、３
２ｅ，３２ｆ，３２ｇ，３２ｈはドレインである。ゲー
ト３２ａは入力端子（Ｓ）に、ゲート３２ｂはインバー
タ３１の出力端子に接続している。ソース３２ｃはＶＤ
Ｄ端子に、ソース３２ｄはＶＣＣ端子に接続している。
また、ドレイン３２ｅとドレイン３２ｆは出力端子
（Ａ）に、ドレイン３２ｇとドレイン３２ｈは出力端子
（Ｂ）に各々接続している。
【００１１】以上の構成において、つぎにその動作を説
明するが、まず、図１の実施例について説明する。図１
の場合、Ａ／Ｄ変換器１、インバータ２及びＦＥＴ回路
３はアナログ回路用電源Ｂ−Ａおよびアナログ回路用グ
ランドＧＮＤ−Ｄに接続しているので、複数のＦＥＴ回
路３の入力端子（Ｓ）に入力するデジタル信号はアナロ
グ回路用グランドを基準にして２値の変化をし、入力端
子（Ｓ）がＨレベルのアナログ回路用電源Ｂ−Ａのレベ
ルになると、ＦＥＴ回路３の出力端子（Ａ）と出力端子
（Ｂ）間が短絡してデジタル回路用電源Ｂ−Ｄより抵抗
４、出力端子（Ｂ）、出力端子（Ａ）を通ってデジタル
回路用グランドＧＮＤ−Ｄに電流がながれ、出力端子
（Ｂ）の電位をデジタル回路用グランドＧＮＤ−Ｄにし
ている。また、入力端子（Ｓ）がＬレベルのアナログ回
路用グランドＧＮＤ−Ａのレベルになると、ＦＥＴ回路
３の出力端子（Ａ）と出力端子（Ｂ）間が開放し、出力
端子（Ｂ）を抵抗４を介してデジタル回路用電源Ｂ−Ｄ
の電位としている。
明するが、まず、図１の実施例について説明する。図１
の場合、Ａ／Ｄ変換器１、インバータ２及びＦＥＴ回路
３はアナログ回路用電源Ｂ−Ａおよびアナログ回路用グ
ランドＧＮＤ−Ｄに接続しているので、複数のＦＥＴ回
路３の入力端子（Ｓ）に入力するデジタル信号はアナロ
グ回路用グランドを基準にして２値の変化をし、入力端
子（Ｓ）がＨレベルのアナログ回路用電源Ｂ−Ａのレベ
ルになると、ＦＥＴ回路３の出力端子（Ａ）と出力端子
（Ｂ）間が短絡してデジタル回路用電源Ｂ−Ｄより抵抗
４、出力端子（Ｂ）、出力端子（Ａ）を通ってデジタル
回路用グランドＧＮＤ−Ｄに電流がながれ、出力端子
（Ｂ）の電位をデジタル回路用グランドＧＮＤ−Ｄにし
ている。また、入力端子（Ｓ）がＬレベルのアナログ回
路用グランドＧＮＤ−Ａのレベルになると、ＦＥＴ回路
３の出力端子（Ａ）と出力端子（Ｂ）間が開放し、出力
端子（Ｂ）を抵抗４を介してデジタル回路用電源Ｂ−Ｄ
の電位としている。
【００１２】次に図２の実施例について説明する。図２
の場合、Ａ／Ｄ変換器１、分圧抵抗５および分圧抵抗６
はアナログ回路用電源Ｂ−Ａおよびアナログ回路用グラ
ンドＧＮＤ−Ａに接続しているので、コンパレータ７の
−入力端子にはアナログ回路用電源Ｂ−Ａの約半分の電
圧が入力されており、＋入力端子にＨレベルのアナログ
回路用電源Ｂ−Ａの電位が入力されると、コンパレータ
７の出力をＨレベルに、Ｌレベルのアナログ回路用グラ
ンドＧＮＤ−Ａの電位が入力されると、コンパレータ７
の出力をＬレベルにしている。一方コンパレータ７の電
源端子は、デジタル回路用電源Ｂ−Ｄに、グランド端子
はデジタル回路用グランドＧＮＤ−Ｄに接続しているの
で、前記コンパレータ７の出力端子のＨレベルはデジタ
ル回路用電源Ｂ−Ｄの電位、Ｌレベルはデジタル回路用
グランドＧＮＤ−Ｄの電位となる。
の場合、Ａ／Ｄ変換器１、分圧抵抗５および分圧抵抗６
はアナログ回路用電源Ｂ−Ａおよびアナログ回路用グラ
ンドＧＮＤ−Ａに接続しているので、コンパレータ７の
−入力端子にはアナログ回路用電源Ｂ−Ａの約半分の電
圧が入力されており、＋入力端子にＨレベルのアナログ
回路用電源Ｂ−Ａの電位が入力されると、コンパレータ
７の出力をＨレベルに、Ｌレベルのアナログ回路用グラ
ンドＧＮＤ−Ａの電位が入力されると、コンパレータ７
の出力をＬレベルにしている。一方コンパレータ７の電
源端子は、デジタル回路用電源Ｂ−Ｄに、グランド端子
はデジタル回路用グランドＧＮＤ−Ｄに接続しているの
で、前記コンパレータ７の出力端子のＨレベルはデジタ
ル回路用電源Ｂ−Ｄの電位、Ｌレベルはデジタル回路用
グランドＧＮＤ−Ｄの電位となる。
【００１３】次に図３の実施例について説明する。図３
の場合、インバータ２およびＦＥＴ回路３の電源および
グランドはデジタル回路用電源Ｂ−Ｄおよびデジタル回
路用グランドＧＮＤ−Ｄに接続しているので、ＦＥＴ回
路３の入力端子（Ｓ）にはデジタル回路用グランドＧＮ
Ｄ−Ｄを基準とするデジタル信号が入力される。ＦＥＴ
回路３の入力端子（Ｓ）にデジタル回路用電源Ｂ−Ｄの
電位のＨレベルが入力されると、ＦＥＴ回路３の出力端
子（Ａ）と出力端子（Ｂ）は短絡してアナログ回路用電
源Ｂ−Ａより抵抗４を通してデジタル回路用グランドＧ
ＮＤ−Ｄに電流が流れ、出力端子（Ｂ）をデジタル回路
用グランドＧＮＤ−Ｄの電位のＬレベルにしている。ま
た、ＦＥＴ回路３の入力端子（Ｓ）にデジタル回路用グ
ランドＧＮＤ−Ｄの電位のＬレベルが入力されると、Ｆ
ＥＴ回路３の出力端子（Ａ）と出力端子（Ｂ）は開放
し、出力端子（Ｂ）を抵抗４を介してデジタル回路用電
源Ｂ−Ｄの電位のＨレベルにしている。
の場合、インバータ２およびＦＥＴ回路３の電源および
グランドはデジタル回路用電源Ｂ−Ｄおよびデジタル回
路用グランドＧＮＤ−Ｄに接続しているので、ＦＥＴ回
路３の入力端子（Ｓ）にはデジタル回路用グランドＧＮ
Ｄ−Ｄを基準とするデジタル信号が入力される。ＦＥＴ
回路３の入力端子（Ｓ）にデジタル回路用電源Ｂ−Ｄの
電位のＨレベルが入力されると、ＦＥＴ回路３の出力端
子（Ａ）と出力端子（Ｂ）は短絡してアナログ回路用電
源Ｂ−Ａより抵抗４を通してデジタル回路用グランドＧ
ＮＤ−Ｄに電流が流れ、出力端子（Ｂ）をデジタル回路
用グランドＧＮＤ−Ｄの電位のＬレベルにしている。ま
た、ＦＥＴ回路３の入力端子（Ｓ）にデジタル回路用グ
ランドＧＮＤ−Ｄの電位のＬレベルが入力されると、Ｆ
ＥＴ回路３の出力端子（Ａ）と出力端子（Ｂ）は開放
し、出力端子（Ｂ）を抵抗４を介してデジタル回路用電
源Ｂ−Ｄの電位のＨレベルにしている。
【００１４】次に図４の実施例について説明する。図４
の場合、バッファ回路１０、分圧抵抗５および分圧抵抗
６をデジタル回路用電源Ｂ−Ｄおよびデジタル回路用グ
ランドＧＮＤ−Ｄに接続しているため、コンパレータ７
の−入力端子にはデジタル回路用電源Ｂ−Ｄの約半分の
電圧が入力されており、＋入力端子にＨレベルのデジタ
ル回路用電源Ｂ−Ｄの電位が入力されると、コンパレー
タ７の出力をＨレベルに、Ｌレベルのデジタル回路用グ
ランドＧＮＤ−Ｄの電位が入力されると、コンパレータ
７の出力をＬレベルにしている。一方コンパレータ７の
電源端子は、アナログ回路用電源Ｂ−Ａに、グランド端
子はアナログ回路用グランドＧＮＤ−Ａに接続している
ので、前記コンパレータ７の出力端子のＨレベルはアナ
ログ回路用電源Ｂ−Ａの電位、Ｌレベルはアナログ回路
用グランドＧＮＤ−Ａの電位となる。
の場合、バッファ回路１０、分圧抵抗５および分圧抵抗
６をデジタル回路用電源Ｂ−Ｄおよびデジタル回路用グ
ランドＧＮＤ−Ｄに接続しているため、コンパレータ７
の−入力端子にはデジタル回路用電源Ｂ−Ｄの約半分の
電圧が入力されており、＋入力端子にＨレベルのデジタ
ル回路用電源Ｂ−Ｄの電位が入力されると、コンパレー
タ７の出力をＨレベルに、Ｌレベルのデジタル回路用グ
ランドＧＮＤ−Ｄの電位が入力されると、コンパレータ
７の出力をＬレベルにしている。一方コンパレータ７の
電源端子は、アナログ回路用電源Ｂ−Ａに、グランド端
子はアナログ回路用グランドＧＮＤ−Ａに接続している
ので、前記コンパレータ７の出力端子のＨレベルはアナ
ログ回路用電源Ｂ−Ａの電位、Ｌレベルはアナログ回路
用グランドＧＮＤ−Ａの電位となる。
【００１５】つぎに、図５に示すＦＥＴ回路３の動作を
説明する。ＦＥＴ回路３の入力端子（Ｓ）に入力するデ
ジタル信号はゲート３２ａに入力すると共に、インバー
タ３１で反転して、反転信号をゲート３２ｂに入力して
いる。ＦＥＴ３２では、ゲート３２ａ，ゲート３２ｂに
ＶＤＤ，ＶＳＳと同電位の信号が入力されると、これと
はアイソレーションされたドレイン３２ｅ，ドレイン３
２ｆの接続する出力端子（Ａ）とドレイン３２ｇ，ドレ
イン３２ｈの接続する出力端子（Ｂ）とは導通し、逆電
位の信号が入力されると出力端子（Ａ）と出力端子
（Ｂ）との間はハイインピーダンスとなり開放するよう
にしている。したがって、出力端子（Ａ）および出力端
子（Ｂ）をＶＤＤ端子の電位およびＶＳＳ端子の電位と
は別の電位に接続することにより、入力信号とはアイソ
レーションされた出力信号を得ることができる。
説明する。ＦＥＴ回路３の入力端子（Ｓ）に入力するデ
ジタル信号はゲート３２ａに入力すると共に、インバー
タ３１で反転して、反転信号をゲート３２ｂに入力して
いる。ＦＥＴ３２では、ゲート３２ａ，ゲート３２ｂに
ＶＤＤ，ＶＳＳと同電位の信号が入力されると、これと
はアイソレーションされたドレイン３２ｅ，ドレイン３
２ｆの接続する出力端子（Ａ）とドレイン３２ｇ，ドレ
イン３２ｈの接続する出力端子（Ｂ）とは導通し、逆電
位の信号が入力されると出力端子（Ａ）と出力端子
（Ｂ）との間はハイインピーダンスとなり開放するよう
にしている。したがって、出力端子（Ａ）および出力端
子（Ｂ）をＶＤＤ端子の電位およびＶＳＳ端子の電位と
は別の電位に接続することにより、入力信号とはアイソ
レーションされた出力信号を得ることができる。
【００１６】
【発明の効果】以上説明したように、本発明による回路
アイソレーション方式によれば、例えば第一の発明によ
れば、アナログ信号をデジタル信号に変換するＡ／Ｄ変
換器およびＦＥＴまでは、アナログ回路用電源およびア
ナログ回路用グランドを基準に動作させ、ＦＥＴの出力
端子をデジタル回路用電源およびデジタル回路用グラン
ドに接続しているので、ＦＥＴ内部でアナログ回路用グ
ランドレベルとデジタルグランドレベルがアイソレーシ
ョンされ、各々のグランドレベルで信号レベルが変化
し、デジタル回路用グランドレベルの変動がアナログ回
路用グランドレベルに影響することがなくデジタルノイ
ズがアナログ回路に混入しないようにしており、また第
二の発明によれば、Ａ／Ｄ変換器をアナログ回路用電源
およびアナログ回路用グランドを基準に動作させ、コン
パレータをデジタル回路用電源およびデジタル回路用グ
ランドに接続し、このコンパレータの−入力端子にアナ
ログ回路用電源と、アナログ回路用グランド間を抵抗で
分圧した電圧を入力し、＋入力端子に前記Ａ／Ｄ変換器
よりのデジタル信号を入力しているので、コンパレータ
の入力部はアナログ回路用グランドを基準とした信号を
比較し、その比較結果をデジタル回路用グランドを基準
とした出力端子より出力するようにしており、また、第
三の発明は第一の発明と同様に、ＦＥＴで回路アイソレ
ーションしてＤ／Ａ変換しており、第四の発明では、第
二の発明と同様に、コンパレータで回路アイソレーショ
ンしてＤ／Ａ変換しているので、ＦＥＴ回路、コンパレ
ータ等の安価な素子でアナログ回路とデジタル回路の電
源およびグランドを分離する回路アイソレーション方式
を提供することができる。
アイソレーション方式によれば、例えば第一の発明によ
れば、アナログ信号をデジタル信号に変換するＡ／Ｄ変
換器およびＦＥＴまでは、アナログ回路用電源およびア
ナログ回路用グランドを基準に動作させ、ＦＥＴの出力
端子をデジタル回路用電源およびデジタル回路用グラン
ドに接続しているので、ＦＥＴ内部でアナログ回路用グ
ランドレベルとデジタルグランドレベルがアイソレーシ
ョンされ、各々のグランドレベルで信号レベルが変化
し、デジタル回路用グランドレベルの変動がアナログ回
路用グランドレベルに影響することがなくデジタルノイ
ズがアナログ回路に混入しないようにしており、また第
二の発明によれば、Ａ／Ｄ変換器をアナログ回路用電源
およびアナログ回路用グランドを基準に動作させ、コン
パレータをデジタル回路用電源およびデジタル回路用グ
ランドに接続し、このコンパレータの−入力端子にアナ
ログ回路用電源と、アナログ回路用グランド間を抵抗で
分圧した電圧を入力し、＋入力端子に前記Ａ／Ｄ変換器
よりのデジタル信号を入力しているので、コンパレータ
の入力部はアナログ回路用グランドを基準とした信号を
比較し、その比較結果をデジタル回路用グランドを基準
とした出力端子より出力するようにしており、また、第
三の発明は第一の発明と同様に、ＦＥＴで回路アイソレ
ーションしてＤ／Ａ変換しており、第四の発明では、第
二の発明と同様に、コンパレータで回路アイソレーショ
ンしてＤ／Ａ変換しているので、ＦＥＴ回路、コンパレ
ータ等の安価な素子でアナログ回路とデジタル回路の電
源およびグランドを分離する回路アイソレーション方式
を提供することができる。
【図１】第一の発明による回路アイソレーション方式の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図２】第２の発明による回路アイソレーション方式の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図３】第３の発明による回路アイソレーション方式の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図４】第４の発明による回路アイソレーション方式の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図５】本発明によるＦＥＴ回路３の一実施例を示す回
路図である。
路図である。
【図６】アナログ回路用グランドＧＮＤ−Ａとデジタル
回路用グランドＧＮＤ−Ｄの電位の変動を示す図であ
る。
回路用グランドＧＮＤ−Ｄの電位の変動を示す図であ
る。
【図７】従来のアナログ回路とデジタル回路のグランド
の接続方式を示す図である。
の接続方式を示す図である。
１ Ａ／Ｄ変換器 ２ インバータ回路 ３ ＦＥＴ回路 ４ プルアップ抵抗 ５ 分圧抵抗 ６ 分圧抵抗 ７ コンパレータ ８ Ｄ／Ａ変換器 １０ バッファ回路 ３１ インバータ回路 ３２ ＦＥＴ ３２ａ ゲート ３２ｂ ゲート ３２ｃ ソース ３２ｄ ソース ３２ｅ ドレイン ３２ｆ ドレイン ３２ｇ ドレイン ３２ｈ ドレイン
Claims (5)
- 【請求項１】 アナログ信号を２値のデジタル信号に変
換するＡ／Ｄ変換器と、入力端子（Ｓ）がＶＤＤ端子電
圧に等しいと２個の出力端子（Ａ，Ｂ）間を短絡し、入
力端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２個の出
力端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路とでな
り、前記Ａ／Ｄ変換器の電源端子および、ＦＥＴ回路の
ＶＤＤ端子をアナログ回路用の電源（Ｂ−Ａ）に、前記
Ａ／Ｄ変換器のグランド端子および、ＦＥＴ回路のＶＳ
Ｓ端子をアナログ回路用グランド（ＧＮＤ−Ａ）に接続
し、前記Ａ／Ｄ変換器より出力するデジタル信号を、前
記ＦＥＴ回路の入力端子（Ｓ）に入力し、前記ＦＥＴ回
路の一方の出力端子（Ａ）をデジタル回路用グランド
（ＧＮＤ−Ｄ）に、他方の出力端子（Ｂ）を抵抗を介し
てデジタル回路用電源（Ｂ−Ｄ）に接続してなることを
特徴とする回路アイソレーション方式。 - 【請求項２】 アナログ信号を２値のデジタル信号に変
換するＡ／Ｄ変換器と、＋入力端子の電圧が、−入力端
子の電圧より高いと出力端子を電源端子電圧にし、低い
とグランド端子電圧にするコンパレータとでなり、前記
Ａ／Ｄ変換器の電源端子をアナログ回路用の電源（Ｂ−
Ａ）に、前記Ａ／Ｄ変換器のグランド端子をアナログ回
路用グランド（ＧＮＤ−Ａ）に接続し、前記コンパレー
タの電源端子をデジタル回路用電源（Ｂ−Ｄ）に、グラ
ンド端子をデジタル回路用グランド（ＧＮＤ−Ｄ）に接
続し、コンパレータの−入力端子にアナログ回路用電源
電圧を２個の抵抗で分圧した所定の電圧を入力し、＋入
力端子に前記Ａ／Ｄ変換器より出力するデジタル信号を
入力してなることを特徴とする回路アイソレーション方
式。 - 【請求項３】 ２値のデジタル信号をアナログ信号に変
換するＤ／Ａ変換器と、入力端子（Ｓ）がＶＤＤ端子電
圧に等しいと２個の出力端子（Ａ，Ｂ）間を短絡し、入
力端子（Ｓ）がＶＳＳ端子電圧に等しいと前記２個の出
力端子（Ａ，Ｂ）間を開放する複数のＦＥＴ回路とでな
り、前記Ｄ／Ａ変換器の電源端子をアナログ回路用の電
源（Ｂ−Ａ）に、Ｄ／Ａ変換器のグランド端子をアナロ
グ回路用グランド（ＧＮＤ−Ａ）に接続し、ＦＥＴ回路
のＶＤＤ端子をデジタル回路用電源（Ｂ−Ｄ）に、ＦＥ
Ｔ回路のＶＳＳ端子をデジタル回路用グランド（ＧＮＤ
−Ｄ）に接続し、前記ＦＥＴ回路に入力するデジタル信
号を、前記ＦＥＴ回路の入力端子（Ｓ）に入力し、前記
ＦＥＴ回路の一方の出力端子（Ａ）をアナログ回路用グ
ランド（ＧＮＤ−Ａ）に、他方の出力端子（Ｂ）を抵抗
を介して接続すると共に、前記Ｄ／Ａ変換器の所定のデ
ジタル入力端子に入力してなることを特徴とする回路ア
イソレーション方式。 - 【請求項４】 ２値のデジタル信号をアナログ信号に変
換するＤ／Ａ変換器と、＋入力端子の電圧が、−入力端
子の電圧より高いと出力端子を電源端子電圧にし、低い
とグランド端子電圧にするコンパレータとでなり、前記
Ｄ／Ａ変換器の電源端子および、前記コンパレータの電
源端子をアナログ回路用の電源（Ｂ−Ａ）に、前記Ａ／
Ｄ変換器のグランド端子および、コンパレータのグラン
ド端子をアナログ回路用グランド（ＧＮＤ−Ａ）に接続
し、前記コンパレータの−入力端子にデジタル回路用電
源電圧を２個の抵抗で分圧した所定の電圧を入力し、＋
入力端子にデジタル回路よりのデジタル信号を入力して
なることを特徴とする回路アイソレーション方式。 - 【請求項５】 前記ＦＥＴ回路は、入力端子（Ｓ）に入
力するデジタル信号信号を反転するインバータ回路と、
ＶＤＤ端子を接続するソースに対応するゲートに前記入
力端子（Ｓ）を接続し、ＶＳＳ端子を接続するソースに
対応するゲートに前記インバータ回路の出力を接続し、
前記ＶＤＤ端子を接続するソースに対応する２個のドレ
インの一方と、前記ＶＳＳ端子を接続するソースに対応
する２個のドレインの一方とを出力端子（Ａ）に、他方
を出力端子（Ｂ）に各々接続してなることを特徴とする
請求項１または請求項３記載の回路アイソレーション方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26049795A JP3235709B2 (ja) | 1995-10-06 | 1995-10-06 | 回路アイソレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26049795A JP3235709B2 (ja) | 1995-10-06 | 1995-10-06 | 回路アイソレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09107287A true JPH09107287A (ja) | 1997-04-22 |
| JP3235709B2 JP3235709B2 (ja) | 2001-12-04 |
Family
ID=17348795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26049795A Expired - Fee Related JP3235709B2 (ja) | 1995-10-06 | 1995-10-06 | 回路アイソレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018014561A (ja) * | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | 半導体装置 |
-
1995
- 1995-10-06 JP JP26049795A patent/JP3235709B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018014561A (ja) * | 2016-07-19 | 2018-01-25 | 富士電機株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3235709B2 (ja) | 2001-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |