JPH09106353A - プログラム実行制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム実行制御回路１の動作速度を高め
ることを目的とする。 【解決手段】 それぞれに異なる処理モジュールが記憶
された複数の処理モジュール部４の処理モジュール１〜
４を実行する際に使用される複数のレジスタが設けられ
たＣＰＵ２と、このＣＰＵ２が実行中の処理モジュール
１〜ｎを中断するとき、そのレジスタの内容を待避する
ための待避メモリ部７とを備えるプログラム実行制御回
路１において、各処理モジュール部４が使用するレジス
タについての情報を各処理モジュール部４毎に記憶する
レジスタ情報メモリ部８を設け、ＣＰＵ２が実行中の処
理モジュールを中断するとき、レジスタ情報メモリ部８
の情報に従って選択されたレジスタのみについてのレジ
スタ内容を待避メモリ部７に待避させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それぞれに異なる
タスクを実行するための処理モジュールが記憶された複
数の処理モジュール部およびこれらのモジュール部のモ
ジュールの実行をタスク切り替えに従って選択的に実行
する中央処理装置（以下、ＣＰＵと称する。）を備え
る、例えば信号処理装置のようなプログラム実行制御回
路に関する。

【０００２】

【従来の技術】信号処理装置では、マルチタスク方式に
より、一連の処理が効率的に実行される。このマルチタ
スク方式では、一つのＣＰＵは、それぞれに異なるタス
クを実行する処理モジュールのプログラムが格納された
複数の処理モジュール部のタスクを、状況に応じてその
タスクを切り替えながら実行し、これにより、一連の処
理の実行が遂行される。このマルチタスク方式のため
に、信号処理装置には、ＣＰＵがタスクの切り替えを行
うときに、タスクの実行を中断される処理モジュール部
についてＣＰＵのレジスタ内容を待避するための待避メ
モリ部が、各処理モジュール部毎に設けられている。Ｃ
ＰＵは、一つの処理モジュール部のタスクの実行中に、
割り込み要求を受けると、実行中の処理モジュール部の
タスクについてのレジスタ内容をこの処理モジュール部
に対応する待避メモリ部に待避させ、割り込みのあった
処理モジュール部のタスクの処理後、中断されたタスク
を再開するにあたり、待避メモリ部の内容をレジスタに
読み込み、これにより処理を中断されていた処理モジュ
ール部のタスクの再開が可能となり、一連の処理の遂行
が可能となる。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来のプログラム実行制御回路では、ＣＰＵのタスク
切り替えによってレジスタに記憶されていたデータを待
避メモリ部に待避させるとき、ＣＰＵの全てのレジスタ
についてその内容を待避メモリ部に書き込む。しかしな
がら、常にＣＰＵの全レジスタが使用されているとは限
らず、処理モジュール部のモジュールプログラム内容に
より、使用されるレジスタの数あるいは種類が異なる。
それにも拘わらず、従来のプログラム実行制御回路で
は、ＣＰＵのタスク切り替え毎に、そのときに不使用で
あるレジスタを含む全てのレジスタの内容を待避メモリ
部に書き込む動作を行っていた。この不使用のレジスタ
の内容についての書き込み動作は無駄になるばかりでな
く、プログラム実行制御回路の実質的な動作速度の低下
を招いてしまうことから、プログラム実行制御回路の動
作速度をより高めることが望まれていた。

【０００４】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明のプログラム実行制御回路は、それぞれ
に異なる処理モジュールが記憶された複数の処理モジュ
ール部のプログラム内容を実行する中央処理装置である
ＣＰＵと、このＣＰＵが実行中の処理モジュールを中断
するときレジスタの内容を待避するための待避メモリ部
とを備えるプログラム実行制御回路において、各処理モ
ジュール部が使用するレジスタについての情報を各処理
モジュール部毎に記憶するレジスタ情報メモリ部を設
け、ＣＰＵが実行中の処理モジュールを中断するときに
レジスタ情報メモリ部の情報に従って選択されたレジス
タのみについてのレジスタ内容を待避メモリ部に待避さ
せることを特徴とする。 〈作用、効果〉本発明のプログラム実行制御回路では、
ＣＰＵがある処理モジュール部に記憶された処理モジュ
ールに沿ってあるタスクを実行中に、割り込み要求を受
けると、無条件に全てのレジスタの内容を待避メモリ部
に待避させることはなく、実行中の処理モジュール部が
使用していたレジスタについての情報が記憶されている
レジスタ情報メモリ部の情報に従って選択されたレジス
タのみについてのレジスタ内容をレジスタ情報メモリ部
に書き込むことにより、その内容を待避メモリ部に待避
させる。従って、従来のように、不使用の不要なレジス
タについての書き込み動作を省略させることができるこ
とから、ＣＰＵのタスク切り替えに必要な所用時間の短
縮を図ることができ、これにより比較的単純な構成によ
り、実質的にＣＰＵの動作速度を高めることができ、プ
ログラム実行制御回路の処理能力の向上を図ることがで
きる。

【０００５】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例の構成〉図１は、本発明のプログラム実行回路
を信号処理装置に適用した具体例を示すブロックダイヤ
グラムである。プログラム実行回路である信号処理装置
１は、内部にプログラムの実行のためのデータを一時的
に読み込むための複数のレジスタ（図示せず）が設けら
れた中央処理装置であるＣＰＵ２と、このＣＰＵ２の実
行制御モジュールを格納したＲＯＭのような読み出し可
能なメモリからなる制御モジュール部３と、それぞれに
異なるタスクを実行するためのプログラムからなる処理
モジュールを格納したＲＯＭのような読み出し可能なメ
モリで構成された多数の処理モジュール部４−１，４−
２…４−ｎとを備える。

【０００６】ＣＰＵ２および各モジュール部３、４−１
〜ｎは、該モジュール部のモジュールの実行のために、
ＣＰＵ２がそのレジスタにデータを読み込むための信号
線５を介して相互に接続されている。信号線５には、各
モジュール部３、４−１〜ｎに対応してそれぞれの作業
領域を構成するＲＡＭのような読み書き可能のメモリか
らなる作業メモリ部３_W ，４−１_W 〜ｎ_W が設けられて
いる。また、信号線５には、外部からの時系列信号デー
タを受信し、またこの受信した時系列信号データに一連
の信号処理が施された処理済みの信号データを外部に送
信するための通信インタフェース６が設けられている。

【０００７】この一連の信号処理を遂行するための各処
理モジュール部４−１〜ｎに格納されたモジュールを、
マルチタスク方式で効率的に処理するために、信号線５
にはＣＰＵ２の各レジスタ内容を各処理モジュール部４
−１〜ｎ毎に格納するための領域（１〜ｎ）が区画され
たＲＡＭのようなメモリからなる従来におけると同様な
待避メモリ部７に加えて、レジスタ情報メモリ部８が設
けられている。レジスタ情報メモリ部８は、ＣＰＵ２の
各レジスタについての情報を各処理モジュール部４−１
〜ｎ毎に格納する領域（１〜ｎ）が区画されたＲＡＭの
ようなメモリからなる。

【０００８】〈具体例の動作〉ＣＰＵ２は、制御モジュ
ール部３の制御モジュールに沿って、各処理モジュール
部４−１〜ｎのモジュールを遂行すべく動作する。図２
は、信号処理装置１におけるＣＰＵ２の動作の一例を示
すタイミングチャアートである。この図２に示されてい
る例では、ＣＰＵ２は、初期状態では、処理モジュール
部４−１の処理モジュール１を実行中（Ｒ１０）であ
る。ＣＰＵ２の処理モジュール１の実行は、タイミング
ｍ１で制御モジュール部３の制御モジュールの実行（Ｒ
ｒ１）に移り、さらにタイミングｓ１で処理モジュール
部４−２の処理モジュール２の実行（Ｒ２０）に移る。
ＣＰＵ２の実行は、タイミングｍ２で制御モジュール部
３の制御モジュールに戻り、この制御モジュールの実行
（Ｒｒ２）後、タイミングｓ２で処理モジュール部４−
ｎの処理モジュールｎに移り、この処理モジュールｎの
実行（Ｒｒｎ）後、タイミングｍ３で再び制御モジュー
ル部３の制御モジュールの実行（Ｒｒ３）に移る。以
下、同様に図２のタイミングチャートに沿って、ＣＰＵ
２は、割り込み要求信号に従って、タスクの実行を各モ
ジュール部３、４−１〜ｎ間で切り替える。

【０００９】〈具体例の作用、効果〉このタスクの中断
毎に、そのタスクの再開のために、ＣＰＵ２のレジスタ
を一時的に占めていた中断を受けた処理モジュール１〜
ｎのデータが、そのモジュール部４−１〜ｎに対応する
待避メモリ部７の区画領域１〜ｎに格納され、これによ
り待避される。このとき、ＣＰＵ２のレジスタのデータ
の待避すなわち待避メモリ部７へのデータの書き込み
は、レジスタ情報メモリ部８のレジスタ情報に従って、
使用されていたレジスタのみについて行われる。

【００１０】このレジスタのデータの待避およびその後
のレジスタへの待避データの復帰の動作を図３に示すフ
ローチャートに沿って説明する。ＣＰＵ２が割り込み要
求信号を受けると、ＣＰＵ２は実行途中の処理モジュー
ル１〜ｎが使用する使用レジスタについての情報をレジ
スタ情報メモリ部８の対応する区画領域１〜ｎから得る
（ステップＳ１）。続いて、ＣＰＵ２は、レジスタ情報
メモリ部８から得られた情報に従って、使用中のレジス
タについてのみ、その内容を待避メモリ部７の対応する
区画領域１〜ｎに格納する（ステップＳ２）。従って、
不使用のレジスタについての書き込み動作が行われるこ
とはない。

【００１１】ＣＰＵ２は、レジスタのデータを待避させ
ると、実行すべき処理モジュール１〜ｎを探す。すなわ
ち、ＣＰＵ２は、処理を中断している処理モジュール１
〜ｎのうち、実行可能になった処理モジュール１〜ｎを
探す。実行条件が整った処理モジュール１〜ｎがある
と、ＣＰＵ２は、待避メモリ部７の対応する区画領域１
〜ｎからデータを引き出し、そのレジスタにデータ内容
を書き込むことにより、レジスタを復帰する（ステップ
Ｓ４）。このレジスタの復帰に際し、必要があればレジ
スタの待避におけると同様に、レジスタ情報メモリ部８
の情報を活用して、使用レジスタについてのみの書き込
みを行うことができる。このようなＣＰＵ２の一連の動
作は、制御モジュール部３に格納された制御モジュール
により行うことができる。

【００１２】図４は、本発明のレジスタ情報メモリ部の
情報内容の一例を示す説明図である。レジスタ情報メモ
リ部８には、各処理モジュール部４−１〜ｎに対応した
区画領域１〜ｎが設けられている。図４に示す例では、
それぞれ領域１〜ｎへ順に、５、７、…９の値が一例と
して格納されている。この数値は、ＣＰＵ２のレジスタ
番号を示しており、図４の例では、区画領域１に対応す
る処理モジュール部４−１の処理モジュール１では、５
個のレジスタが使用されており、処理モジュール部４−
２の処理モジュール２では、７個のレジスタが使用され
ていることを示している。この数値は、各処理モジュー
ル部４−１〜ｎに格納された処理モジュール１〜ｎのプ
ログラム内容によって決まる数値であり、予めレジスタ
情報メモリ部８に登録されている。

【００１３】ＣＰＵ２は、例えば処理モジュール１の実
行を中断する度に、他の処理モジュールを実行した後の
中断した処理モジュール１の再開のために、５個のレジ
スタの内容を待避メモリ部７の区画領域１に書き込む。
また、処理モジュール２については、その中断の度に、
７個のレジスタの内容を待避メモリ部７の区画領域２に
書き込む。従って、ＣＰＵ２は、予め登録された使用レ
ジスタの個数についての情報をレジスタ情報メモリ部８
から得ることにより、不必要なレジスタについての書き
込み処理時間の削減を図ることができ、ＣＰＵ２のタス
ク切り替え時間の短縮を図ることにより、信号の高速処
理が可能となる。

【００１４】図５は、本発明のレジスタ情報メモリ部の
情報内容の他の例を示す説明図である。図５に示す例で
は、レジスタ情報メモリ部８の各処理モジュール部４−
１〜ｎに対応した区画領域１〜ｎに、０、１、…、０の
値が格納されている。この数値は、ＣＰＵ２のレジスタ
の種別を表現している。すなわち、０および１でＣＰＵ
２のレジスタの２種のグループを表現している。例え
ば、０は浮動小数点レジスタを使用しないことを意味
し、１は浮動小数点レジスタを使用することを意味して
いる。従って、図５に示す例では、ＣＰＵ２が処理モジ
ュール１を中断する際は、浮動小数点レジスタ以外のレ
ジスタについて書き込みによる待避を行い、処理モジュ
ール２を中断する際は浮動小数点レジスタについてのみ
書き込みによる待避を行う。

【００１５】処理モジュール部４−１に格納された処理
モジュール１が、例えば通信インタフェース６を介する
外部とのデータ転送を実施するために浮動小数点レジス
タを使用しない処理手順を規定し、処理モジュール部４
−２に格納された処理モジュール２が、例えば浮動小数
点演算処理を含む信号処理の処理手続きを規定している
とすると、図５に示した処理モジュール１および２につ
いての前段に示したＣＰＵ２の動作は、無駄な処理を排
した合理的な動作を実現している。従って、より現実に
即した柔軟な適応が可能となる。

【００１６】信号処理装置の動作速度を上げて、その性
能の向上をさせるには、ＣＰＵの動作速度を上げるこ
と、各処理モジュールおよび制御モジュールのプログラ
ムサイズの低減を図ることにより、ＣＰＵのモジュール
の実行時間の短縮を図ることが考えられる。前者につい
ては回路技術的に容易に実現することはできない。ま
た、後者についても、図２のタイミングチャートにＲ１
０、Ｒ１１、Ｒ２０、Ｒ２１、…Ｒｎ０、Ｒｎ１等で示
される時間は、各タスクを実行するための時間であり、
その短縮化を図ることはプログラムモジュールそのもの
の改造を必要とすることから容易ではない。

【００１７】しかし、本願の信号処理装置１におけるよ
うに、ＣＰＵ２による待避メモリへのレジスタ内容の待
避に際し、そのモジュールの実行に不使用のレジスタに
ついての書き込み動作を避けるために、選択されたレジ
スタについてのみ書き込み動作することにより、図２の
タイミングチャートにＲｒ１、Ｒｒ２、Ｒｒ３…で示さ
れたＣＰＵ２自体の動作処理時間の短縮化を比較的容易
に達成することができる。また、この書き込み動作は、
実行処理モジュールの切り替え毎に実行されることか
ら、各切り替え毎の時間短縮の総和が信号処理装置１の
動作速度の向上に寄与する。従って、信号処理装置１の
タスク切り替え所要時間の短縮により、その動作速度を
高めることができ、これにより信号処理装置１の処理能
力を向上させることができる。

【００１８】以上に述べたところでは、本願発明を信号
処理装置に適用した例について説明したが、本願は、こ
れに限らず種々の通信装置あるいは制御装置等に適用す
ることができる。

【図面の簡単な説明】

【図１】本発明の信号処理装置を示すブロックダイアグ
ラムである。

【図２】本発明の信号処理装置の動作の一例を示すタイ
ミングチャートである。

【図３】本発明の信号処理装置の動作を説明するフロー
チャートである。

【図４】本発明のレジスタ情報メモリ部の情報内容の一
例を示す説明図である。

【図５】本発明のレジスタ情報メモリ部の情報内容の他
の例を示す説明図である。

【符号の説明】

１ （プログラム実行制御回路）信号処理装置 ２ （中央処理装置）ＣＰＵ ４ 処理モジュール部 ７ 待避メモリ部 ８ レジスタ情報メモリ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれに異なる処理モジュールが記憶
   された複数の処理モジュール部のプログラム内容を実行
   する際に使用される複数のレジスタが設けられた中央処
   理装置と該中央処理装置が実行中の処理モジュールを中
   断するとき前記レジスタの内容を待避するための待避メ
   モリ部とを備えるプログラム実行制御回路において、 各処理モジュール部が使用する前記レジスタについての
   情報を各処理モジュール部毎に記憶するレジスタ情報メ
   モリ部を設け、前記中央処理装置が実行中の処理モジュ
   ールを中断するとき前記レジスタ情報メモリ部の前記情
   報に従って選択されたレジスタのみについてのレジスタ
   内容を前記待避メモリ部に待避させることを特徴とする
   プログラム実行制御回路。
2. 【請求項２】 前記レジスタの情報は、浮動小数点レジ
   スタの使用の有無についての情報である請求項１記載の
   プログラム実行制御回路。