JPH0884309A - 画素構造表示装置の平均輝度検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 比較的簡素な回路構成により、実時間におけ
る正確なＡＰＬ検出を行うことが可能となる画素表示装
置の平均輝度検出回路を提供する。 【構成】 Ｎビット幅の輝度情報を保持回路１１により
保持し、この保持出力と保持回路１３で保持されている
前回の演算結果とをＭ（Ｍ＞Ｎ）ビット幅の加算器１２
により加算して保持回路１３により再び保持し、その上
位Ｎビットを出力することにより、所定画素数の画素群
における画素群ＡＰＬを検出し、この画素群ＡＰＬを保
持回路２１により保持し、この保持出力と保持回路２３
で保持されている前回の演算結果とをＬ（Ｌ＞Ｎ）ビッ
ト幅の加算器２２により加算して保持回路２３により再
び保持し、その上位Ｎビットを出力することにより、複
数の画素群からなる所望の全ＡＰＬを検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素構造表示装置のＡ
ＰＬ検出回路に関し、特に液晶投写表示装置（液晶プロ
ジェクタ）に代表される画素構造を有する表示装置にお
いて、輝度を示す映像信号から平均輝度情報（ＡＰＬ：
Average Picture Level ）を検出する画素構造表示装置
のＡＰＬ検出回路に関するものである。

【０００２】

【従来の技術】一般に、画面上にマトリクス状に配設さ
れた多数の画素からなる画素構造を有し、個々の画素単
位で駆動する画素構造表示装置、例えば液晶表示装置、
液晶投写形表示装置（液晶プロジェクタ）、プラズマ表
示装置（ＰＤＰ：Plasma Display Panel）などでは、ブ
ラウン管を用いた場合と輝度特性が異なるため、輝度を
示す映像信号から画面の平均的な輝度、すなわち平均輝
度情報（以下、ＡＰＬという）を検出し、これにより画
面の明るさ、コントラストあるいは電圧−輝度特性など
の画質に関する可変要素を補正する処理が行われてい
る。

【０００３】従来のこのようなＡＰＬを検出する回路
は、図５に示すような構成となっていた（例えば、特開
昭６４−７８０７６号公報）。同図において、Ｒ0 ，Ｃ
0 は映像信号を積分する積分回路を構成する抵抗および
コンデンサ、６１は積分された映像信号をディジタルデ
ータに変換出力するＡ／Ｄ変換器、６２は映像信号をデ
ィジタルデータに変換出力するＡ／Ｄ変換器、６３はＡ
／Ｄ変換器６１，６２の出力をアドレスとして補正デー
タを出力するメモリ、６４はメモリ６３からの補正デー
タをラッチするフリップフロップである。

【０００４】メモリ６３には、予め所定のＡＰＬおよび
映像信号における駆動電圧に対する補正データが格納さ
れており、アナログ量により各画素の輝度情報を示す映
像信号を抵抗Ｒ0 とコンデンサＣ0 により積分すること
により輝度を平均化し、Ａ／Ｄ変換器６１により変換す
ることによりディジタル量のＡＰＬを検出する。このＡ
ＰＬを上位アドレスとするとともに、Ａ／Ｄ変換器６２
によりディジタル化された映像信号を下位アドレスとし
てメモリ６３を参照し、フリップフロップ６４を介して
補正データを読み出し、この補正データにより画質に関
する各種可変要素を補正した後、個々の画素を駆動する
ものとなっていた。

【０００５】

【発明が解決しようとする課題】したがって、このよう
な従来の画素構造表示装置の平均輝度情報検出回路で
は、抵抗とコンデンサとからなる積分回路を設けて、入
力された映像信号を積分することにより平均的な輝度す
なわちＡＰＬを検出するものであるため、実時間におけ
る正確なＡＰＬを検出することができず、また単位時間
当たりすなわち画面上の各エリアごとにＡＰＬを検出す
ることができないため、画面上の分割された各エリアご
とにＡＰＬによる補正を個別に実施することは困難であ
った。

【０００６】また、この種の画素構造表示装置では、各
画素ごとにディジタル化された輝度情報が映像信号とし
て入力される場合が多く、このような場合には輝度情報
を一旦アナログ表現に変換した後に積分する必要がある
ため、比較的高価なＡ／Ｄ変換器に加えて回路要素を付
加する必要があり、回路要素が増加するとともに高価な
ものとなるという問題点があった。本発明はこのような
課題を解決するためのものであり、比較的簡素な回路構
成により、実時間における正確なＡＰＬ検出を行うこと
が可能となる画素表示装置の平均輝度情報検出回路を提
供することを目的としている。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために、本発明による画素構造表示装置の平均輝度検
出回路は、画面上に配設された各画素を所定数の画素か
らなる複数の画素群に分割し、入力される輝度情報を画
素群ごとに加算集計することにより各画素群に対応する
画素群平均輝度情報を順次検出出力する第１の加算回路
と、画素群平均輝度情報を複数加算集計することにより
画面の一部または全部の平均輝度情報を順次検出出力す
る第２の加算回路とを備え、第１および第２の加算回路
は、入力されるＮビット幅（Ｎは正整数）の情報を保持
する第１の保持回路と、この第１の保持手段からの出力
と前回の演算結果とを加算する加算器と、この加算器の
出力を演算結果として保持する第２の保持回路とを有
し、加算集計の終了に応じて演算結果の上位Ｎビットを
各平均輝度情報として検出出力するようにしたものであ
る。

【０００８】また、第１の加算回路は、次の輝度情報が
入力されるまでに演算処理を完了しうる演算ビット幅を
有し、画素群は、演算ビット幅を有する第１の加算回路
で加算集計しうる画素数から構成したものである。ま
た、第１の加算回路は、加算集計の終了に応じて演算結
果の上位Ｎビットを越える上位ビット数分を各平均輝度
情報として検出出力するようにしたものである。また、
第１の加算回路と第２の加算回路との間に、第１または
第２の加算回路と同じ構成を有し、前段の加算回路から
出力される画素群平均輝度情報を複数加算集計すること
により複数の画素群からなる新たな画素群に対応する画
素群平均輝度情報を順次検出出力する第３の加算回路を
１つ以上備えるようにしたものである。

【０００９】

【作用】したがって、第１の加算回路により、入力され
る輝度情報が画素群ごとに加算集計されて各画素群に対
応する画素群平均輝度情報が順次検出出力され、第２の
加算回路により、画素群平均輝度情報が複数加算集計さ
れて画面の一部または全部の平均輝度情報が順次検出出
力される。また、第３の加算回路により、前段の加算回
路から出力される画素群平均輝度情報が複数加算集計さ
れて複数の画素群からなる新たな画素群に対応する画素
群平均輝度情報が順次検出出力される。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である画素構造表示装置の
ＡＰＬ検出回路を示すブロック図であり、同図におい
て、１はディジタル表現された輝度情報を入力として所
定画素数分加算平均し所定画素数分のＡＰＬを検出する
加算回路（第１の加算回路）、２は加算回路１からの所
定画素数分のＡＰＬをさらに所定数分加算平均し所望の
画素数分に対するＡＰＬを検出する加算回路（第２の加
算回路）であり、特に、所望のＡＰＬに対応する全画素
を所定の画素数からなる複数の画素群に分割し、高速で
入力される輝度情報を加算回路１により加算平均するこ
とにより各画素群ごとの画素群ＡＰＬを検出し、これを
加算回路２により加算平均することにより所望の全ＡＰ
Ｌを検出するものである。

【００１１】図２は、画面構成の一例を示す説明図であ
り、５１〜５４は画面上にマトリクス状に配設された画
素、５５は複数の画素からなる画素群である。この場
合、画素群５５は４つの画素から構成されており、この
ＡＰＬ検出回路には、映像原信号が標本化周波数ｆs ご
とに標本化され、画素５１から左方向に順にＮビット幅
（Ｎは正整数）の輝度情報が入力されるとともに、画素
５２の後は次のラインの先頭にある画素５３から繰り返
し輝度情報が入力され、画面右下の画素５４までの輝度
情報が順次入力されるものとなる。

【００１２】図１の加算回路１において、１１は映像原
信号の標本化周波数ｆs を保持タイミングとしてＮビッ
ト幅の輝度情報を保持する保持回路（第１の保持回
路）、１２は輝度情報ビット数Ｎより大きいＭビット
（Ｍは正整数）の演算ビット幅を有する加算器、１３は
標本化周波数ｆs を保持タイミングとして加算器１２か
らのＭビット幅の演算結果を保持する保持回路（第２の
保持回路）であり、加算器１２は、保持回路１１で保持
されているＮビットの輝度情報と保持回路１３で保持さ
れているＭビットの前回の演算結果とを順次加算するこ
とにより、画素群を構成する所定画素数分ここでは画素
２^M-N 個分の輝度情報を加算出力するものとなる。この
場合、輝度情報のＮビットを越える上位不足ビットＭ−
Ｎビット分（ｕｐＭ−Ｎ）には、無効データを示す
「Ｌ」レベルが入力されている。

【００１３】加算回路２は、加算回路１とほぼ同様の回
路構成を有しており、加算回路２において、２１は加算
回路１から出力される画素群ごとの輝度情報加算結果の
周波数ｆs'を保持タイミングとして、加算回路１から出
力されるＭビットの加算結果の上位Ｎビットを画素群Ａ
ＰＬとして保持する保持回路（第１の保持回路）、２２
は画素群ＡＰＬすなわち輝度情報ビット数Ｎより大きい
Ｌビット（Ｌは正整数）の演算ビット幅を有する加算
器、２３は周波数ｆs'を保持タイミングとして加算器２
２からのＬビット幅の演算結果を保持する保持回路（第
２の保持回路）である。なお、保持回路１１，１２，２
１，２２は、Ｄフリップフロップなどにより構成されて
いる。

【００１４】加算器２２は、保持回路２１で保持されて
いるＮビットの画素群ごとのＡＰＬと保持回路２３で保
持されているＬビットの前回の演算結果とを順次加算す
ることにより、所定の画素群分ここでは画素群２^L-N 個
分すなわち画素２^M-N ×２^{L- N} 個分の輝度情報を加算出
力するものとなり、このＬビットの演算結果のうちの上
位Ｎビット分が所望の全ＡＰＬとして出力される。この
場合、輝度情報のＮビットを越える上位不足ビットＬ−
Ｎビット分（ｕｐＬ−Ｎ）には、無効データを示す
「Ｌ」レベルが入力されている。

【００１５】次に、図１を参照して、本発明の動作を説
明する。加算回路１には、映像原信号が標本化周波数ｆ
s ごとに標本化され、量子化ビット数としてＮビット幅
の輝度情報が順次入力されており、保持回路１１により
周波数ｆs ごとに保持され加算器１２に入力される。加
算器１２は、上位不足ビットＭ−Ｎビット分に「Ｌ」レ
ベルが設定されＭビット幅に変換された保持回路１１か
らの輝度情報と、保持回路１３に保持されているＭビッ
ト幅の前回の演算結果とを加算出力し、これが再び保持
回路１３に保持される。

【００１６】したがって、加算器１２により、順次前回
の演算結果に新たな輝度情報が加算されて、画素群を構
成する所定の画素数分集計され、そのＭビットの演算結
果のうち上位Ｎビット（ｕｐＮ）が出力されることによ
り、画素群として集計された輝度情報が画素群を構成す
る画素数すなわち２^M-N で除算されたことになり、加算
回路１から画素群を構成する各画素の輝度情報の平均値
すなわち画素群ＡＰＬが出力されるものとなる。なお、
画素群ごとの集計の終了に応じて、保持回路１３に保持
されている演算結果が初期化される。

【００１７】次に、この画素群ＡＰＬが加算回路２に入
力され、保持回路２１で保持され周波数ｆs'ごとに保持
され加算器２２に入力される。この場合の周波数ｆs'
は、画素群が発生する周波数であり、画像原信号の標本
化周波数ｆs が画素群を構成する画素数で分周されたも
のである。加算器２２は、上位不足ビットＬ−Ｎビット
分に「Ｌ」レベルが設定されＬビット幅に変換された保
持回路２１からの画素群ＡＰＬと、保持回路２３に保持
されているＬビット幅の前回の演算結果とを加算出力
し、これが再び保持回路２３に保持される。

【００１８】したがって、加算器２２により、順次前回
の演算結果に新たな画素群ＡＰＬが加算されて、画面を
構成する所定の画素群分集計され、そのＬビットの演算
結果のうち上位Ｎビット（ｕｐＮ）が出力されることに
より、画素群として集計された輝度情報が画素群を構成
する画素数すなわち２^L-N で除算されたことになり、加
算回路２から画面を構成する各画素群の画素群ＡＰＬの
平均値すなわち所望の全ＡＰＬが出力されるものとな
る。なお、全画素群の集計の終了に応じて、保持回路２
３に保持されている演算結果が初期化される。

【００１９】このように、Ｎビット幅の輝度情報を保持
回路１１により保持し、この保持出力と保持回路１３で
保持されている前回の演算結果とをＭ（Ｍ＞Ｎ）ビット
幅の加算器１２により加算して保持回路１３により再び
保持し、その上位Ｎビットを出力することにより、所定
画素数の画素群における画素群ＡＰＬを検出し、このＮ
ビット幅のＡＰＬを保持回路２１により保持し、この保
持出力と保持回路２３で保持されている前回の演算結果
とをＬ（Ｌ＞Ｎ）ビット幅の加算器２２により加算して
保持回路２３により再び保持し、その上位Ｎビットを出
力することにより、複数の画素群からなる所望の全ＡＰ
Ｌを検出するようにしたので、比較的簡単な回路構成に
より、実時間における正確なＡＰＬを検出することがで
きる。

【００２０】なお、加算器１２の演算ビット数Ｍを大き
くすれば、加算回路１で集計できる画素数すなわち画素
群を構成する画素数を増やすことができるが、一般に演
算ビット数Ｍの増加に応じて演算処理時間も増加する傾
向にあり、標本化周波数ｆsで入力される輝度情報に対
する加算処理が追従しなくなる。ここで、加算回路１に
よる１つの輝度情報に対する加算処理時間ｔa は、保持
回路１１の読み出し時間ｔr 、加算器１２の演算時間ｔ
c 、および保持回路１３の書き込み時間ｔw とすると、 ｔa ＝ｔr ＋ｔc ＋ｔw と表すことができる。

【００２１】これが標本化周波数ｆs の１期間ｔs 内で
処理される必要があるため、 ｔa ＜ｔs となり、加算の演算時間ｔc は、 ｔc ＝ｔa −（ｔr ＋ｔw ） ＜ｔs −（ｔr ＋ｔw ） となり、加算器１２の演算ビット数Ｍは、上記不等式を
満足する演算時間ｔc を有する演算ビット数に設定され
るものとなる。

【００２２】また、以上のようにして演算ビット数Ｍが
設定された場合には、加算回路１で集計されうる画素数
すなわち画素群を構成する画素数が２^M-N となり、標本
化周波数ｆs を画素群を構成する画素数２^M-N で分周し
たものが、加算回路２の周波数ｆs'となるとともに、所
望の全ＡＰＬに対応する画面の全画素数を画素群を構成
する画素数２^M-N で除算することにより、加算回路２に
おける加算処理の繰り返し数すなわち加算器２２の演算
ビット数Ｌが算出される。なお、加算器２２の演算ビッ
トＬは、前述の加算器１２の演算ビット数Ｍを算出する
場合と同様の条件を満足している必要がある。

【００２３】さらに、加算回路１，２において、入力さ
れる情報と出力される情報とのビット数を同じくするこ
とにより、加算回路１，２の構成が加算器１２，２２の
演算ビット数を除いて等しくなり、ＡＰＬ検出回路をＬ
ＳＩ化する際に、ほぼ同じパターンの回路を流用あるい
は兼用することができ、設計作業を簡略化することが可
能となる。また、前述の説明において、加入回路１の加
算器１２による輝度情報の集計結果Ｍビットに対して上
位Ｎビット分を画素群ＡＰＬとして出力するようにした
場合について説明したが、この場合には切り捨てられた
ビットによる下位１ビット分の誤差を生じる可能性があ
る。

【００２４】この場合には、加算回路１の出力として上
位Ｎビットに加えてその下位ビットを余分に出力すると
ともに、これに応じて加算回路２の加算器２２の演算ビ
ットを用意して、ＡＰＬとして小数点以下を集計できる
ようにすることにより、下位１ビット分の誤差を少なく
することが可能となる。なお、検出されたＡＰＬは、人
間の眼の感度と補正処理との関係から、一般的に複数の
段階に分類するすなわち丸めを行うことにより、画像に
対する各種補正処理を簡略化するものとなっており、下
位１ビットまでのＡＰＬを必要とするケースは少ない。

【００２５】次に、図３を参照して、本発明の第２の実
施例について説明する。図３は、本発明の他の実施例で
ある画素構造表示装置のＡＰＬ検出回路を示すブロック
図であり、特に前述の加算回路１，２の間に加算回路３
を設けたものである。同図において、前述の説明と同じ
または同等部分には同一符号を付してあり、１はディジ
タル表現された輝度情報を入力として所定画素数分加算
平均し所定画素数分のＡＰＬを検出する加算回路（第１
の加算回路）、３は加算回路１からの所定画素数分のＡ
ＰＬをさらに所定数分加算平均し１ライン分のＡＰＬを
検出する加算回路（第３の加算回路）、２は加算回路３
からの１ライン分のＡＰＬをさらに所定ライン分加算平
均し１エリア分のＡＰＬを検出する加算回路（第２の加
算回路）である。

【００２６】４１〜４４は加算回路２から出力される各
エリア分のＡＰＬを順次保持する保持回路、４６〜４８
は各保持回路４１〜４４の保持出力を加算する加算器、
４５は加算器４６〜４８により集計されたすべてのエリ
アのＡＰＬを保持する保持回路である。なお、加算回路
１〜３は、前述の説明と同様の構成を有しており、ここ
での説明は省略する。

【００２７】次に、本発明の第２の実施例の動作につい
て説明する。図４は、図３のＡＰＬ検出回路に対応する
画面構成例を示す説明図であり、実際にはハイビジョン
画面を示すものである。水平１２８０画素、うち有効水
平期間１０２４画素、垂直走査線数１１２５本のインタ
ーレース（１フィールド５１２本）となっており、特に
垂直走査線１２８本からなる４つのエリアが設けられて
いる。

【００２８】加算回路１には、これら画素の輝度情報
（８ビット）が順次入力され、標本化周波数ｆs に応じ
て加算器１２により１６画素分が集計されるとともに、
その上位８ビットが画素１６個からなる画素群のＡＰＬ
として出力される。続いて、この画素群ＡＰＬが加算回
路３に入力され、標本化周波数ｆs の１６分周すなわち
ｆs ／１６に応じて加算器２２により６４画素群分が集
計されるとともに、その上位８ビットが画素群６４個す
なわち１０２４画素からなる１ライン分のＡＰＬとして
出力される。

【００２９】さらに、このラインＡＰＬが加算回路２に
入力され、垂直走査線周波数ｆh に応じて加算器３２に
より１２８本分が集計されるとともに、その上位８ビッ
トが垂直走査線１２８本からなるエリアのＡＰＬとして
出力される。このエリアＡＰＬは、垂直走査線周波数ｆ
h の１２８分周すなわちｆh ／１２８に応じて保持回路
４１〜４４に順次保持され、４つのエリアＡＰＬすなわ
ち１画面分が出力された場合、保持回路４４〜４１から
それぞれエリアａ〜ｄに対応するエリアＡＰＬが出力さ
れるとともに、加算器４６〜４８によりこれらエリアＡ
ＰＬがすべて加算され、垂直走査線周波数ｆh の５１２
分周すなわち１画面分に同期したｆh ／５１２に応じ
て、その上位８ビットが全画面ＡＰＬとして保持回路４
５から保持出力される。

【００３０】このように、加算回路１，２の間に同様の
構成を有する加算回路３を１つ以上設けることにより、
ハイビジョン画面など画素数の多い画面方式であって
も、比較的簡単に対応することが可能となる。また、各
加算回路における加算集計数をそれぞれ画面構成に合わ
せて設定することにより、所望のＡＰＬ例えば垂直走査
線１ラインごとのラインＡＰＬやエリアごとのエリアＡ
ＰＬを検出することができ、画面上の任意の画素集合に
おけるＡＰＬを簡単に検出することができ、任意のエリ
ア単位で個々のＡＰＬに基づく各種画面補正を実施する
ことが可能となる。

【００３１】

【発明の効果】以上説明したように、本発明は、画面上
に配設された各画素を所定数の画素からなる複数の画素
群に分割し、第１の加算回路により画素群ごとに輝度情
報を加算集計して画素群平均輝度情報を順次検出出力
し、第２の加算回路により画素群平均輝度情報を複数加
算集計することにより画面の一部または全部の平均輝度
情報を順次検出出力するようにしたので、比較的簡単な
回路構成により、実時間における正確な平均輝度情報を
検出することが可能となる。

【００３２】また、第１の加算回路として、次の輝度情
報が入力されるまでに演算処理を完了しうる演算ビット
幅を有し、画素群として、演算ビット幅を有する第１の
加算回路で加算集計しうる画素数から構成したので、平
均輝度情報を実時間において確実に検出することが可能
となるまた、第１の加算回路により、加算集計の終了に
応じて演算結果の上位Ｎビットを越える上位ビット数分
を各平均輝度情報として検出出力するようにしたので、
各平均輝度情報の小数点以下を集計でき、下位１ビット
分の誤差を少なくすることが可能となる。

【００３３】また、第１の加算回路と第２の加算回路と
の間に、第１または第２の加算回路と同じ構成を有する
第３の加算回路を１つ以上備え、前段の加算回路から出
力される画素群平均輝度情報を複数加算集計することに
より複数の画素群からなる新たな画素群に対応する画素
群平均輝度情報を順次検出出力するようにしたので、ハ
イビジョン画面など画素数の多い画面方式であっても、
比較的簡単に対応することが可能となり、さらに、各加
算回路における加算集計数をそれぞれ画面構成に合わせ
て設定することにより、例えば垂直走査線１ラインご
と、あるいは所定のエリアごとの平均輝度情報を検出す
ることができ、任意のエリア単位で各種画面補正を実施
することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例による画素構造表示装置の
ＡＰＬ検出回路を示すブロック図である。

【図２】 画面構成例を示す説明図である。

【図３】 本発明の一実施例による画素構造表示装置の
ＡＰＬ検出回路を示すブロック図である。

【図４】 他の画面構成例を示す説明図である。

【図５】 従来のＡＰＬ検出回路を示すブロック図であ
る。

【符号の説明】

１…加算回路（第１の加算回路）、２…加算回路（第２
の加算回路）、３…加算回路（第３の加算回路）、１
１，２１，３１…保持回路（第１の保持回路）、１３，
２３，３３…保持回路（第２の保持回路）、１２，２
２，３２…加算器、４０〜４５…保持回路、４６〜４８
…加算器、５１〜５４…画素、５５…画素群。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 画面上にマトリクス状に配設された多数
   の画素を有し、個々の画素に対する輝度情報に基づいて
   前記各画素単位で駆動する画素構造表示装置において、 画面上に配設された各画素を所定数の画素からなる複数
   の画素群に分割し、 入力される前記輝度情報を前記画素群ごとに加算集計す
   ることにより前記各画素群に対応する画素群平均輝度情
   報を順次検出出力する第１の加算回路と、 前記画素群平均輝度情報を複数加算集計することにより
   画面の一部または全部の平均輝度情報を順次検出出力す
   る第２の加算回路とを備え、 前記第１および第２の加算回路は、入力されるＮビット
   幅（Ｎは正整数）の情報を保持する第１の保持回路と、
   この第１の保持手段からの出力と前回の演算結果とを加
   算する加算器と、この加算器の出力を演算結果として保
   持する第２の保持回路とを有し、加算集計の終了に応じ
   て前記演算結果の上位Ｎビットを前記各平均輝度情報と
   して検出出力することを特徴とする画素構造表示装置の
   平均輝度検出回路。
2. 【請求項２】 請求項１記載の画素構造表示装置の平均
   輝度検出回路において、 前記第１の加算回路は、次の輝度情報が入力されるまで
   に演算処理を完了しうる演算ビット幅を有し、 前記画素群は、前記演算ビット幅を有する前記第１の加
   算回路で加算集計しうる画素数からなることを特徴とす
   る画素構造表示装置の平均輝度検出回路。
3. 【請求項３】 請求項１記載の画素構造表示装置の平均
   輝度検出回路において、 前記第１の加算回路は、加算集計の終了に応じて前記演
   算結果の上位Ｎビットを越える上位ビット数分を前記各
   平均輝度情報として検出出力することを特徴とする画素
   構造表示装置の平均輝度検出回路。
4. 【請求項４】 請求項１記載の画素構造表示装置の平均
   輝度検出回路において、 前記第１の加算回路と前記第２の加算回路との間に、前
   記第１および第２の加算回路と同じ構成を有し、前段の
   加算回路から出力される前記画素群平均輝度情報を複数
   加算集計することにより複数の画素群からなる新たな画
   素群に対応する画素群平均輝度情報を順次検出出力する
   第３の加算回路を１つ以上備えることを特徴とする画素
   構造表示装置の平均輝度検出回路。