JPH0879535A - ファクシミリ装置 - Google Patents

Abstract

(57)【要約】 【目的】異なる符号復号方式の２種類の符号復号回路を
使用し、一方で復号化したデータを他方で符号化する処
理の高速化を図る。 【構成】切替スイッチＳＷ1 を切替接点ａに接続し、切
替スイッチＳＷ2 を切替接点ａに接続し、切替スイッチ
ＳＷ3 を切替接点ａに接続することで蓄積ＲＡＭ１５の
符号データをランレングス符号復号回路１３で復号して
一旦第１の参照ＲＡＭ２０に格納してから算術符号復号
回路１４で符号化して蓄積ＲＡＭ１５に蓄積する。そし
て算術符号復号回路１４が第１の参照ＲＡＭ２０を参照
するときにはランレングス符号復号回路１３の復号機能
を一時中断する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の符号復号回路を
備えたファクシミリ装置に関する。

【０００２】

【従来の技術】ファクシミリ装置においては、画像デー
タを符号して伝送する際に使用される符号化方式とし
て、ＭＨ、ＭＲ、ＭＭＲというランレングス符号化方式
が採用されている。また、近年、このランレングス符号
化方式に加えて算術符号化方式を使用することが検討さ
れている。

【０００３】このため、ランレングス符号化方式と算術
符号化方式という２つの異なる符号復号機能を備えたフ
ァクシミリ装置が実現することが予想される。

【０００４】例えば図４は、ＣＰＵ（中央処理装置）
１、原稿読取りを行う入力装置２、画像を印字出力する
出力装置３、ランレングス符号復号回路４、符号データ
を蓄積する蓄積ＲＡＭ（ランダム・アクセス・メモリ）
５、ランレングス符号復号回路４が符号復号するための
参照データを一時蓄える参照ＲＡＭ６を同一のバス７に
接続したバス共有型のファクシミリ装置である。

【０００５】このファクシミリ装置に算術符号復号回路
８を追加すると図５に示す構成となる。

【０００６】この図５の回路の場合、１つのバス７上を
ＣＰＵ制御コード、入力画像データ、出力画像データ、
ランレングス符号データ、ランレングス復号データ（参
照データ含む）、算術符号データ、算術復号データ（参
照データ含む）が流れることになり、特に追加される算
術復号データ（参照データ含む）はランレングス復号デ
ータと同様に生の画像データのため情報量が膨大とな
り、図４の回路に比べてすべての処理能力が低下すると
いう問題が生じる。

【０００７】また、図６は、ＣＰＵ１、ランレングス符
号復号回路４及び蓄積ＲＡＭ５を１つのバスであるＣＰ
Ｕバス９に接続し、入力装置２、出力装置３、ランレン
グス符号復号回路４及び参照ＲＡＭ６をもう１つのバス
である画像バス１０に接続したバス分離型のファクシミ
リ装置で、ＣＰＵバス９上をＣＰＵ制御コード、ランレ
ングス符号データのみが流れ、画像バス１０上を入力画
像データ、出力画像データ、ランレングス復号データ
（参照データ含む）が流れるようになっている。

【０００８】このファクシミリ装置に算術符号復号回路
８を追加すると図７に示す構成となる。すなわち、算術
符号復号回路８は符号データをＣＰＵバス９に接続し、
復号データ（参照データ含む）を画像バス１０に接続
し、参照ＲＡＭ６をランレングス符号復号回路４と共有
するようになる。従って、ＣＰＵバス９上をＣＰＵ制御
コード、ランレングス符号データ、算術符号データが流
れ、画像バス１０上を入力画像データ、出力画像デー
タ、ランレングス復号データ（参照データ含む）、算術
復号データ（参照データ含む）が流れる。

【０００９】このように図７の回路ではＣＰＵバス側は
算術符号データが追加され、画像バス側は算術復号デー
タ（参照データ含む）が追加されるが、バスがＣＰＵバ
ス９と画像バス１０に分離されているので高速処理が可
能である。また、ＣＰＵバス側の算術符号データの追加
はデータ量が大きくないのでＣＰＵ１の処理能力の低下
はほとんどない。

【００１０】しかし、この回路においては、画像バス１
０においてランレングス符号復号回路４と算術符号復号
回路８が１つの参照ＲＡＭ６を共有するので、２つの符
号復号回路が同時に参照ＲＡＭ６をアクセスすることは
できず時分割処理となる。このため処理能力が低下する
という問題がある。

【００１１】

【発明が解決しようとする課題】このように従来装置で
は、算術符号復号回路を追加した場合に、処理速度の低
下が発生するという問題が発生する。

【００１２】そこで本発明は、異なる符号復号方式の２
種類の符号復号回路を使用し、一方で復号化したデータ
を他方で符号化する場合に、この処理の高速化を図るこ
とができ、しかもマイクロプロセッサの処理能力が低下
することがないファクシミリ装置を提供する。

【００１３】また、本発明は、マイクロプロセッサが直
接参照ＲＡＭをアクセスすることもできるファクシミリ
装置を提供する。

【００１４】

【課題を解決するための手段】請求項１対応の発明は、
互いに異なった方式で画像符号復号処理を行う２種類の
符号復号回路と、符号データを蓄積する蓄積メモリと、
この蓄積メモリと各符号復号回路とを接続した第１のデ
ータバスと、各符号復号回路の画像符号処理時、符号デ
ータを第１のデータバスを介して蓄積メモリに蓄積処理
すると共に各符号復号回路の画像復号処理時、蓄積メモ
リから符号データを読出し第１のバスラインを介して該
当する符号復号回路に供給するマイクロプロセッサと、
各符号復号回路が符号復号するために参照する参照デー
タを一時格納する１対の参照メモリと、この各参照メモ
リを各符号復号回路に接続する複数の第２のデータバス
と、一方の符号復号回路で復号したデータを一方の参照
メモリに格納した後、この参照メモリからデータを読出
して他方の符号復号回路に供給して符号する時及び他方
の符号復号回路で復号したデータを他方の参照メモリに
格納した後、この参照メモリからデータを読出して一方
の符号復号回路で符号する時に第２のデータバスの切替
え制御を行うバス切替え制御手段とを設け、一方の符号
復号回路で復号したデータを他方の符号復号回路で符号
する時一方の符号復号回路の復号機能を一時中断し、他
方の符号復号回路で復号したデータを一方の符号復号回
路で符号する時他方の符号復号回路の復号機能を一時中
断することにある。

【００１５】請求項２対応の発明は、互いに異なった方
式で画像符号復号処理を行う２種類の符号復号回路と、
符号データを蓄積する蓄積メモリと、この蓄積メモリと
各符号復号回路とを接続した第１のデータバスと、各符
号復号回路の画像符号処理時、符号データを第１のデー
タバスを介して蓄積メモリに蓄積処理すると共に各符号
復号回路の画像復号処理時、蓄積メモリから符号データ
を読出し第１のバスラインを介して該当する符号復号回
路に供給するマイクロプロセッサと、各符号復号回路が
符号復号するために参照する参照データを一時格納する
１対の参照メモリと、この各参照メモリを各符号復号回
路に接続する複数の第２のデータバスと、一方の符号復
号回路で復号したデータを一方の参照メモリに格納した
後、この参照メモリからデータを読出して他方の符号復
号回路に供給して符号する時及び他方の符号復号回路で
復号したデータを他方の参照メモリに格納した後、この
参照メモリからデータを読出して一方の符号復号回路で
符号する時に第２のデータバスの切替え制御を行うバス
切替え制御手段と、第１のデータバスと各参照メモリと
の間に接続したゲート回路とを設け、一方の符号復号回
路で復号したデータを他方の符号復号回路で符号する時
一方の符号復号回路の復号機能を一時中断し、他方の符
号復号回路で復号したデータを一方の符号復号回路で符
号する時他方の符号復号回路の復号機能を一時中断し、
かつマイクロプロセッサがゲート回路を介して各参照メ
モリを制御するときには制御する参照メモリを使用する
符号復号回路の符号復号機能を一時中断することにあ
る。

【００１６】

【作用】請求項１対応の発明においては、一方の符号復
号回路で復号したデータを一方の参照メモリに格納した
後、この一方の符号復号回路の復号機能を一時中断して
一方の参照メモリからデータを読出し他方の符号復号回
路で符号化する。また、他方の符号復号回路で復号した
データを他方の参照メモリに格納した後、この他方の符
号復号回路の復号機能を一時中断して他方の参照メモリ
からデータを読出して一方の符号復号回路で符号化す
る。

【００１７】請求項２対応の発明においては、一方の符
号復号回路で復号したデータを一方の参照メモリに格納
した後、この一方の符号復号回路の復号機能を一時中断
して一方の参照メモリからデータを読出し他方の符号復
号回路で符号化する。また、他方の符号復号回路で復号
したデータを他方の参照メモリに格納した後、この他方
の符号復号回路の復号機能を一時中断して他方の参照メ
モリからデータを読出して一方の符号復号回路で符号化
する。さらに、マイクロプロセッサが参照メモリを制御
するときには制御する参照メモリを使用する符号復号回
路の符号復号機能を一時中断する。

【００１８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１９】図１において、１１はマイクロプロセッサ
であるＣＰＵ（中央処理装置）で、このＣＰＵ１１に第
１のデータバスであるＣＰＵデータバス１２を介してラ
ンレングス符号復号回路１３、算術符号復号回路１４、
蓄積ＲＡＭ１５及び２つのゲート回路１６，１７を接続
している。

【００２０】また、前記ＣＰＵ１１はアドレスバス１８
を介してＤＭＡ（ダイレクト・メモリ・アクセス）制御
回路１９に接続している。

【００２１】前記ランレングス符号復号回路１３が通常
において符号復号するための参照データを一時蓄える第
１の参照ＲＡＭ２０を設け、この第１の参照ＲＡＭ２０
の入力端子を切替スイッチＳＷ1 のコモン端子に接続し
ている。前記切替スイッチＳＷ1 は、４つの切替接点
ａ，ｂ，ｃ，ｚを備えた切替スイッチである。

【００２２】前記算術符号復号回路１４が通常において
符号復号するための参照データを一時蓄える第２の参照
ＲＡＭ２１を設け、この第２の参照ＲＡＭ２１の入力端
子を切替スイッチＳＷ4 のコモン端子に接続している。
前記切替スイッチＳＷ4 は、４つの切替接点ａ，ｂ，
ｃ，ｚを備えた切替スイッチである。

【００２３】前記切替スイッチＳＷ1 は、切替接点ｚを
前記ゲート回路１６の出力端子に接続し、切替接点ａを
第２のデータバスである画像データバス２２1 を介して
前記ランレングス符号復号回路１３の復号データ出力端
子に接続すると共に前記切替スイッチＳＷ4 の切替接点
ａに接続し、切替接点ｂを第２のデータバスである画像
データバス２２2 を介して前記算術符号復号回路１４の
復号データ出力端子に接続すると共に前記切替スイッチ
ＳＷ4 の切替接点ｂに接続し、切替接点ｃを第２のデー
タバスである画像データバス２２3 を介して入力装置２
３に接続すると共に前記切替スイッチＳＷ4 の切替接点
ｃに接続している。

【００２４】前記切替スイッチＳＷ4 の切替接点ｚは前
記ゲート回路１７の出力端子に接続している。

【００２５】前記ランレングス符号復号回路１３の復号
データ入力端子を切替スイッチＳＷ2 のコモン端子に接
続し、前記算術符号復号回路１４の復号データ入力端子
を切替スイッチＳＷ3 のコモン端子に接続している。前
記切替スイッチＳＷ2 及びＳＷ3 は、２つの切替接点
ａ，ｂを備えた切替スイッチである。

【００２６】２４はプリンタ等の出力装置で、この出力
装置２４を切替スイッチＳＷ5 のコモン端子に接続して
いる。前記切替スイッチＳＷ5 は、３つの切替接点ａ，
ｂ，ｃを備えた切替スイッチである。

【００２７】前記第１の参照ＲＡＭ２０の出力端子を第
２のデータバスである画像データバス２２4 を介して前
記ゲート回路１６の入力端子に接続すると共に前記切替
スイッチＳＷ2 の切替接点ａ、前記切替スイッチＳＷ3
の切替接点ａ、前記切替スイッチＳＷ5 の切替接点ｂに
それぞれ接続している。

【００２８】前記第２の参照ＲＡＭ２１の出力端子を第
２のデータバスである画像データバス２２5 を介して前
記ゲート回路１７の入力端子に接続すると共に前記切替
スイッチＳＷ2 の切替接点ｂ、前記切替スイッチＳＷ3
の切替接点ｂ、前記切替スイッチＳＷ5 の切替接点ｃに
それぞれ接続している。

【００２９】前記入力装置２３は、また、前記切替スイ
ッチ２５5 の切替接点ａに接続している。

【００３０】前記ＤＭＡ制御回路１９はアドレスバス２
５を介して前記第１の参照ＲＡＭ２０に接続すると共に
アドレスバス２６を介して前記第２の参照ＲＡＭ２１に
接続している。前記ＤＭＡ制御回路１９はＤＭＡ要求制
御回路２７からの転送要求信号に基づいてＤＭＡ制御を
行うようになっている。

【００３１】この回路は、画像バス２２1 〜２２5 を５
つの切替スイッチＳＷ1 〜ＳＷ5 によって切り替えてい
る。

【００３２】表１は各種基本モード(1) 〜(11)での各切
替スイッチＳＷ1 〜ＳＷ5 の状態を示している。なお、
この表以外にも参照ＲＡＭ２０，２１から出力装置２４
という細かいモードがあるが、説明の簡素化のために省
略する。

【００３３】各切替スイッチＳＷ1 〜ＳＷ5 の状態が重
複しなくて各装置が重複しない場合は複数の処理を同時
に実現することができる。

【００３４】

【表１】 すなわち、基本モード(1) では切替スイッチＳＷ5 を切
替接点ａに接続することで入力装置２３のデータを出力
装置２４に出力できる。また、切替スイッチＳＷ1 を切
替接点ｃに接続し、切替スイッチＳＷ5 を切替接点ｂに
接続することで入力装置２３のデータを一旦第１の参照
ＲＡＭ２０に格納してから出力装置２４に出力できる。
また、切替スイッチＳＷ4 を切替接点ｃに接続し、切替
スイッチＳＷ5 を切替接点ｃに接続することで入力装置
２３のデータを一旦第２の参照ＲＡＭ２１に格納してか
ら出力装置２４に出力できる。

【００３５】基本モード(2) では切替スイッチＳＷ1 を
切替接点ｃに接続し、切替スイッチＳＷ2 を切替接点ａ
に接続することで入力装置２３のデータを一旦第１の参
照ＲＡＭ２０に格納してからランレングス符号復号回路
１３で符号化して蓄積ＲＡＭ１５に蓄積できる。

【００３６】基本モード(3) では切替スイッチＳＷ1 を
切替接点ｃに接続し、切替スイッチＳＷ3 を切替接点ａ
に接続することで入力装置２３のデータを一旦第１の参
照ＲＡＭ２０に格納してから算術符号復号回路１４で符
号化して蓄積ＲＡＭ１５に蓄積できる。

【００３７】基本モード(4) では切替スイッチＳＷ1 を
切替接点ａに接続し、切替スイッチＳＷ2 を切替接点ａ
に接続し、切替スイッチＳＷ5 を切替接点ｂに接続する
ことで蓄積ＲＡＭ１５の符号データをランレングス符号
復号回路１３で復号して一旦第１の参照ＲＡＭ２０に格
納してから出力装置２４に出力できる。

【００３８】基本モード(5) では切替スイッチＳＷ1 を
切替接点ｂに接続し、切替スイッチＳＷ3 を切替接点ａ
に接続し、切替スイッチＳＷ5 を切替接点ｂに接続する
ことで蓄積ＲＡＭ１５の符号データを算術符号復号回路
１４で復号して一旦第１の参照ＲＡＭ２０に格納してか
ら出力装置２４に出力できる。

【００３９】基本モード(6) では切替スイッチＳＷ1 を
切替接点ａに接続し、切替スイッチＳＷ2 を切替接点ａ
に接続することで蓄積ＲＡＭ１５の符号データをランレ
ングス符号復号回路１３で復号して一旦第１の参照ＲＡ
Ｍ２０に格納してからランレングス符号復号回路１３で
符号化して蓄積ＲＡＭ１５に蓄積できる。また、切替ス
イッチＳＷ2 を切替接点ｂに接続し、切替スイッチＳＷ
4 を切替接点ａに接続することで蓄積ＲＡＭ１５の符号
データをランレングス符号復号回路１３で復号して一旦
第２の参照ＲＡＭ２１に格納してからランレングス符号
復号回路１３で符号化して蓄積ＲＡＭ１５に蓄積でき
る。

【００４０】基本モード(7) では切替スイッチＳＷ1 を
切替接点ｂに接続し、切替スイッチＳＷ3 を切替接点ａ
に接続することで蓄積ＲＡＭ１５の符号データを算術符
号復号回路１４で復号して一旦第１の参照ＲＡＭ２０に
格納してから算術符号復号回路１４で符号化して蓄積Ｒ
ＡＭ１５に蓄積できる。また、切替スイッチＳＷ3 を切
替接点ｂに接続し、切替スイッチＳＷ4 を切替接点ｂに
接続することで蓄積ＲＡＭ１５の符号データを算術符号
復号回路１４で復号して一旦第２の参照ＲＡＭ２１に格
納してから算術符号復号回路１４で符号化して蓄積ＲＡ
Ｍ１５に蓄積できる。

【００４１】基本モード(8) では切替スイッチＳＷ1 を
切替接点ａに接続し、切替スイッチＳＷ2 を切替接点ａ
に接続し、切替スイッチＳＷ3 を切替接点ａに接続する
ことで蓄積ＲＡＭ１５の符号データをランレングス符号
復号回路１３で復号して一旦第１の参照ＲＡＭ２０に格
納してから算術符号復号回路１４で符号化して蓄積ＲＡ
Ｍ１５に蓄積できる。ここで、算術符号復号回路１４が
第１の参照ＲＡＭ２０を参照するときにはランレングス
符号復号回路１３の復号機能を一時中断する。また、切
替スイッチＳＷ2 を切替接点ｂに接続し、切替スイッチ
ＳＷ3 を切替接点ｂに接続し、切替スイッチＳＷ4 を切
替接点ａに接続することで蓄積ＲＡＭ１５の符号データ
をランレングス符号復号回路１３で復号して一旦第２の
参照ＲＡＭ２１に格納してから算術符号復号回路１４で
符号化して蓄積ＲＡＭ１５に蓄積できる。ここで、算術
符号復号回路１４が第２の参照ＲＡＭ２１を参照すると
きにはランレングス符号復号回路１３の復号機能を一時
中断する。

【００４２】基本モード(9) では切替スイッチＳＷ1 を
切替接点ｂに接続し、切替スイッチＳＷ2 を切替接点ａ
に接続し、切替スイッチＳＷ3 を切替接点ａに接続する
ことで蓄積ＲＡＭ１５の符号データを算術符号復号回路
１４で復号して一旦第１の参照ＲＡＭ２０に格納してか
らランレングス符号復号回路１３で符号化して蓄積ＲＡ
Ｍ１５に蓄積できる。ここで、ランレングス符号復号回
路１３が第１の参照ＲＡＭ２０を参照するときには算術
符号復号回路１４の復号機能を一時中断する。また、切
替スイッチＳＷ2 を切替接点ｂに接続し、切替スイッチ
ＳＷ3 を切替接点ｂに接続し、切替スイッチＳＷ4 を切
替接点ｂに接続することで蓄積ＲＡＭ１５の符号データ
を算術符号復号回路１４で復号して一旦第２の参照ＲＡ
Ｍ２１に格納してからランレングス符号復号回路１３で
符号化して蓄積ＲＡＭ１５に蓄積できる。ここで、ラン
レングス符号復号回路１３が第２の参照ＲＡＭ２１を参
照するときには算術符号復号回路１４の復号機能を一時
中断する。

【００４３】基本モード(10)では切替スイッチＳＷ1 を
切替接点ｚに接続することでＣＰＵ１１はゲート回路１
６を介して第１の参照ＲＡＭ２０をアクセスすることが
できる。

【００４４】基本モード(11)では切替スイッチＳＷ4 を
切替接点ｚに接続することでＣＰＵ１１はゲート回路１
７を介して第２の参照ＲＡＭ２１をアクセスすることが
できる。

【００４５】ここでＣＰＵ１１が参照ＲＡＭ２０，２１
をアクセスする場合、この参照ＲＡＭ２０，２１を使用
するランレングス符号復号回路１３あるいは算術符号復
号回路１４の符号復号機能を一時中断する。

【００４６】また、これらの基本モードの組み合わせに
よる同時処理ができる。すなわち、(1) ＋(2) 、(1) ＋
(3) 、(1) ＋(6) 、(1) ＋(7) 、(1) ＋(8) 、(1) ＋
(9) 、(2) ＋(5) 、(2) ＋(7) 、(3) ＋(4) 、(3) ＋
(6) 、(4) ＋(7) 、(5) ＋(6) の組み合わせによる同時
処理ができる。なお、(10)、(11)は省略してある。

【００４７】また、上記以外の組み合わせでは時分割又
は１動作単位に分割して動作が可能となる。

【００４８】次に切替スイッチＳＷ1 〜ＳＷ5 及びＤＭ
Ａ転送の制御方法について述べる。

【００４９】ＣＰＵ１１の制御により動作起動のかかっ
たランレングス符号復号回路１３、算術符号復号回路１
４、入力装置２３、出力装置２４はそれぞれ画像データ
の入出力のためのＤＭＡ要求を、またＣＰＵ１１からは
参照ＲＡＭアクセス要求を前記ＤＭＡ要求制御回路２７
に出力する。以下、ＤＭＡ要求、参照ＲＡＭアクセス要
求を転送要求と称する。

【００５０】ＤＭＡ要求制御回路２７は、これら転送要
求を認識し、各切替スイッチＳＷ1〜ＳＷ5 を切り替え
ると共に選択した２つ以下の転送要求信号をＤＭＡ制御
回路１９に出力する。もし、１つの参照ＲＡＭを違う目
的で使用する転送要求が発生した場合は予め設定された
優先度に基づいてある１つの転送要求信号を出力する。

【００５１】ＤＭＡ要求制御回路２７により各切替スイ
ッチＳＷ1 〜ＳＷ5 が切り替えられ、ＤＭＡ制御回路１
９に１つ又は２つの転送要求信号が入力されると、ＤＭ
Ａ制御回路１９ではＣＰＵ１１から予め設定された各Ｄ
ＭＡ動作の際の参照ＲＡＭのアドレスや転送バイト数に
基づいて参照ＲＡＭのアドレス出力やリード／ライトの
ためのゲート処理でＤＭＡ転送を行ったり、ＣＰＵ１１
からの参照ＲＡＭのアクセスのためのアドレス出力やリ
ード／ライトのためのゲート処理でＣＰＵ転送を行う。

【００５２】各回路、装置、ＣＰＵ１１は転送が終了し
たことを判断するとＤＭＡ要求制御回路２７への転送要
求をクリアする。各回路、装置、ＣＰＵ１１からの転送
要求がクリアされると、ＤＭＡ要求制御回路２７はその
他の転送要求を検索し、もし他の転送要求があれば切替
スイッチＳＷ1 〜ＳＷ5 を切り替えてＤＭＡ制御回路１
９に新たな転送要求信号を出力し、これによりＤＭＡ制
御回路１９は新たな転送を行う。

【００５３】このようにして、各回路、装置、ＣＰＵ１
１からの転送要求を切替スイッチＳＷ1 〜ＳＷ5 の状
態、転送の優先度を考慮して転送を行うことにより参照
ＲＡＭ２０，２１や切替スイッチＳＷ1 〜ＳＷ5 が重複
しない場合の転送要求の場合には連続して、複数の転送
要求の場合には時分割で処理を行うことになる。

【００５４】図２は前記ＤＭＡ要求制御回路２７とＤＭ
Ａ制御回路１９との各種信号を示す図で、ＤＭＡ要求制
御回路２７に入力するＤＲＱＡ〜ＤＲＱＦは各回路や装
置からのＤＭＡ要求信号、ＲＡＭ１ＲＤはＣＰＵ１１か
らの第１の参照ＲＡＭ２０のリード要求信号、ＲＡＭ１
ＷＲはＣＰＵ１１からの第１の参照ＲＡＭ２０のライト
要求信号、ＲＡＭ２ＲＤはＣＰＵ１１からの第２の参照
ＲＡＭ２１のリード要求信号、ＲＡＭ２ＷＲはＣＰＵ１
１からの第２の参照ＲＡＭ２１のライト要求信号であ
る。

【００５５】また、前記ＤＭＡ要求制御回路２７から出
力するＤＲＱａ〜ＤＲＱｆは前記ＤＭＡ制御回路１９へ
のＤＭＡ要求信号、ＲＡＭ１ｒｄ，ＲＡＭ１ｗｒは前記
ＤＭＡ制御回路１９への第１の参照ＲＡＭ２０のアクセ
ス要求信号、ＲＡＭ２ｒｄ，ＲＡＭ２ｗｒは前記ＤＭＡ
制御回路１９への第２の参照ＲＡＭ２１のアクセス要求
信号である。

【００５６】また、前記ＤＭＡ要求制御回路２７から出
力するＳＷ１ＣＮＴ〜ＳＷ５ＣＮＴは前記各切替スイッ
チＳＷ1 〜ＳＷ5 の切替制御信号である。

【００５７】前記ＤＭＡ制御回路１９から出力するＡＣ
Ｋａ〜ＡＣＫｆは各回路や装置へのＤＭＡ転送信号、Ｇ
ＡＴＥ１，ＧＡＴＥ２は各参照ＲＡＭ２０，２１をゲー
ト回路１６，１７を介してＣＰＵバス１２に接続するた
めのゲート制御信号、ＡＣＫＡＬＬはＡＣＫａ〜ＡＣＫ
ｆ，ＧＡＴＥ１，ＧＡＴＥ２のＯＲ信号、切替スイッチ
ＳＷ1 〜ＳＷ5 の切替えタイミング、転送終了認識に使
用する信号である。

【００５８】また、前記ＤＭＡ制御回路１９から出力す
るＲＡＭ１Ａ（15:0）は第１の参照ＲＡＭ２０のアドレ
スデータ、ＲＡＭ１ＲＤＸは第１の参照ＲＡＭ２０のリ
ード信号、ＲＡＭ１ＷＲＸは第１の参照ＲＡＭ２０のラ
イト信号、ＲＡＭ２Ａ（15:0）は第２の参照ＲＡＭ２１
のアドレスデータ、ＲＡＭ２ＲＤＸは第２の参照ＲＡＭ
２１のリード信号、ＲＡＭ２ＷＲＸは第２の参照ＲＡＭ
２１のライト信号である。

【００５９】図３は転送要求発生時のＤＭＡ要求制御回
路２７、ＤＭＡ制御回路１９の動作例を示すタイミング
図で、ＤＭＡ要求制御回路２７に入力するＤＲＱＡによ
り入力装置２３から第１の参照ＲＡＭ２０へのＤＭＡ要
求を行い、ＤＲＱＢにより第１の参照ＲＡＭ２０からラ
ンレングス符号復号回路１３へのＤＭＡ要求を行い、さ
らにＤＲＱＣにより第２の参照ＲＡＭ２１から出力装置
２４へのＤＭＡ要求が発生し、ＲＡＭ１ＲＤによりＣＰ
Ｕ１１からの第１の参照ＲＡＭ２０のリード要求が発生
した場合の動作例を（Ａ）〜（Ｈ）で示している。

【００６０】なお、ＤＲＱＡとＤＲＱＢにより基本モー
ド(2) 、すなわち、入力装置２３→ランレングス符号復
号回路１３→蓄積ＲＡＭ１５の処理が実現される。

【００６１】（Ａ）：ＤＲＱＡが発生する。 （Ｂ）：この状態では他のＤＭＡ要求が発生していない
ので、ＤＭＡ要求制御回路２７はＤＲＱａをＤＭＡ制御
回路１９に出力すると同時にＳＷ１ＣＮＴを切替接点ｃ
に切り替えてデータの流れを作る。

【００６２】ＤＭＡ制御回路１９は、ＤＲＱａを入力す
るとＣＰＵ１１により予め設定されたモード（第１の参
照ＲＡＭ２０への書き込み）とアドレス、転送数からＲ
ＡＭ１Ａ（15:0）とＲＡＭ１ＷＲＸ、ＤＲＱａに対する
ＡＣＫａを出力する。

【００６３】入力装置２３は、ＡＣＫａを入力すると、
読取りデータを画像バス２２3 に出力する。このデータ
は切替スイッチＳＷ1 の切替接点ｃを通って第１の参照
ＲＡＭ２０に入力する。そしてＤＭＡ制御回路１９のＲ
ＡＭ１ＷＲＸの立上がりにより第１の参照ＲＡＭ２０へ
の書き込みが終了する。

【００６４】（Ｃ）：この状態ではＤＲＱＢのみが発生
しているので、ＤＭＡ要求制御回路２７はＤＲＱｂをＤ
ＭＡ制御回路１９に出力すると同時にＳＷ２ＣＮＴを切
替接点ａに切り替えてデータの流れを作る。このとき切
替スイッチＳＷ1 は切り替える必要がないので変更しな
い。これは毎回のフェーズで禁止状態にすることはせず
切り替わり時の誤動作やノイズ発生を防止するためであ
る。

【００６５】ＤＭＡ制御回路１９はＤＲＱｂを入力する
と、ＣＰＵ１１により予め設定されたモード（第１の参
照ＲＡＭ２０からの読出し）とアドレス、転送数からＲ
ＡＭ１Ａ（15:0）とＲＡＭ１ＲＤＸ、ＤＲＱｂに対する
ＡＣＫｂを出力する。

【００６６】第１の参照ＲＡＭ２０はＲＡＭ１ＲＤＸと
アドレスが入力されることにより、データを画像バス２
２4 に出力する。このデータは切替スイッチＳＷ2 の切
替接点ａを通ってランレングス符号復号回路１３に入力
する。そしてＤＭＡ制御回路１９のＡＣＫｂの立下がり
によりランレングス符号復号回路１３への書き込みが終
了する。

【００６７】（Ｄ）：２つのＤＭＡ要求ＤＲＱＡとＤＲ
ＱＢが発生する。 （Ｅ）：符号化の方の優先度を高く設定してある場合、
この場合は（Ｃ）と同様の動作となる。但し、ＤＭＡ制
御回路１９が発生する参照ＲＡＭのアドレスが前回より
＋１されて出力される。

【００６８】（Ｆ）：（Ｅ）で保留されたＤＲＱＡの処
理が行われる。 （Ｇ）：この状態ではＤＲＱＢとＤＲＱＣが発生してい
る。ＤＲＱＣは第２の参照ＲＡＭ２１のアクセスとな
り、ＤＲＱＢと同時に動作が可能であるので、ＤＲＱｂ
とＤＲＱｃをＤＭＡ制御回路１９に出力すると共にＳＷ
５ＣＮＴを切替接点ｃに切り替えて第２の参照ＲＡＭ２
１から出力装置２４へのデータの流れを作る。

【００６９】ＤＭＡ制御回路１９は２つのＤＭＡ要求を
入力することにより、第１の参照ＲＡＭ２０と第２の参
照ＲＡＭ２１の双方のアドレス及びＲ／Ｗ信号を出力す
る。この場合はどちらともＲＡＭからのリードとなる。
各参照ＲＡＭ２０，２１のアドレス、ＲＤＸを出力する
ことにより各参照ＲＡＭ２０，２１はデータを出力す
る。ＡＣＫｂの立下がりでデータがランレングス符号復
号回路１３に取り込まれ、ＡＣＫｃの立上がりでデータ
が出力装置２４に取り込まれる。

【００７０】（Ｈ）：この状態ではＣＰＵ１１からの第
１の参照ＲＡＭ２０のリード要求ＲＡＭ１ＲＤが発生し
ている。なお、ＣＰＵ１１が参照ＲＡＭをアクセスする
とＣＰＵＷＡＩＴを返す。これは画像バスの状態を見て
画像バスが空いた状態でＣＰＵ１１からのアクセスを行
うために画像バスが用意できるまでＣＰＵ１１の処理を
待たせておくためである。

【００７１】ＤＭＡ要求制御回路２７は、ＣＰＵ１１か
らのアクセス要求以外の要求が無いと判断し、ＤＭＡ制
御回路１９にＳＲＡＭ１ｒｄ要求を出力する。

【００７２】ＤＭＡ制御回路１９は、ＣＰＵ１１からの
アクセスと判断し、第１の参照ＲＡＭ２０へのアドレス
出力をＤＭＡ回路が出力していたアドレスからＣＰＵ１
１が出力しているアドレスに切替え、ＲＡＭ１ＲＤＸを
出力し、画像バス２２4 に第１の参照ＲＡＭ２０のデー
タを出力させる。

【００７３】ゲート回路１６を開くことによりＣＰＵバ
ス１２に画像バス２２4 のデータを出力させ、ＣＰＵＷ
ＡＩＴをネゲートしてＣＰＵ１１の動作を再開させ、Ｃ
ＰＵ１１がデータを取り込めるようにする。

【００７４】このように切替スイッチＳＷ1 〜ＳＷ5 を
切替制御することにより、例えば基本モード(8) 及び
(9) のように、ランレングス符号復号回路１３と算術符
号復号回路１４を同時に動作させ、ランレングス復号し
たデータを算術符号して蓄積ＲＡＭ１５に蓄積したり、
算術復号したデータをランレングス符号して蓄積ＲＡＭ
１５に蓄積することができる。従って、復号データを異
なる方式の符号データに変換する処理を高速に行うこと
ができる。

【００７５】また、ランレングス符号復号回路１３と算
術符号復号回路１４を同時に動作することにより、基本
モードの同時処理、すなわち、(2) ＋(5) 、(3) ＋(4)
、(3) ＋(6) 、(4) ＋(7) 、(5) ＋(6) のような処理
も高速でできる。

【００７６】また、ＣＰＵデータバス側はＣＰＵ制御コ
ード、ランレングス符号データ及び算術符号データが流
れるのみなので、ＣＰＵ１１の処理能力の低下はほとん
ど生じない。

【００７７】また、切替スイッチＳＷ1 及びＳＷ4 とゲ
ート回路１６，１７の制御によりＣＰＵ１１は第１の参
照ＲＡＭ２０及び第２の参照ＲＡＭ２１を直接アクセス
することができる。このとき参照ＲＡＭ２０，２１を使
用しているランレングス符号復号回路１３又は算術符号
復号回路１４は符号復号機能を一時中断させる。

【００７８】これにより例えば入力装置２３からの画像
データに発信者情報を付加するような場合に、ＣＰＵ１
１により参照ＲＡＭにおいて画像データに発信者情報を
付加する処理が短時間で実現できる。

【００７９】なお、前記実施例では、異なった方式で画
像符号復号処理を行う２種類の符号復号回路としてラン
レングス符号復号回路と算術符号復号回路を使用したも
のについて述べたが、必ずしもこれに限定するものでな
いのは勿論である。

【００８０】

【発明の効果】以上、請求項１対応の発明によれば、異
なる符号復号方式の２種類の符号復号回路を使用し、一
方で復号化したデータを他方で符号化する場合に、この
処理の高速化を図ることができ、しかもマイクロプロセ
ッサの処理能力が低下することがない。

【００８１】また、請求項２対応の発明によれば、さら
に、マイクロプロセッサが直接参照ＲＡＭをアクセスす
ることができ、例えば画像データに発信者情報を付加す
るような処理を短時間で行うことができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】同実施例のＤＭＡ要求制御回路とＤＭＡ制御回
路の信号を示す図。

【図３】同実施例における転送要求発生時のＤＭＡ要求
制御回路とＤＭＡ制御回路の動作例を示すタイミング
図。

【図４】従来例を示すブロック図。

【図５】同従来例に異なる方式の符号復号回路を付加し
たときの課題を説明するための図。

【図６】他の従来例を示すブロック図。

【図７】同従来例に異なる方式の符号復号回路を付加し
たときの課題を説明するための図。

【符号の説明】

１１…ＣＰＵ（マイクロプロセッサ） １２…ＣＰＵデータバス（第１のデータバス） １３…ランレングス符号復号回路 １４…算術符号復号回路 １５…蓄積ＲＡＭ １６，１７…ゲート回路 １９…ＤＭＡ制御回路 ２０…第１の参照ＲＡＭ ２１…第２の参照ＲＡＭ ２２1 〜２２5 …画像データバス（第２のデータバス）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 互いに異なった方式で画像符号復号処理
   を行う２種類の符号復号回路と、符号データを蓄積する
   蓄積メモリと、この蓄積メモリと前記各符号復号回路と
   を接続した第１のデータバスと、前記各符号復号回路の
   画像符号処理時、符号データを前記第１のデータバスを
   介して前記蓄積メモリに蓄積処理すると共に前記各符号
   復号回路の画像復号処理時、前記蓄積メモリから符号デ
   ータを読出し前記第１のバスラインを介して該当する符
   号復号回路に供給するマイクロプロセッサと、前記各符
   号復号回路が符号復号するために参照する参照データを
   一時格納する１対の参照メモリと、この各参照メモリを
   前記各符号復号回路に接続する複数の第２のデータバス
   と、一方の符号復号回路で復号したデータを一方の参照
   メモリに格納した後、この参照メモリからデータを読出
   して他方の符号復号回路に供給して符号する時及び他方
   の符号復号回路で復号したデータを他方の参照メモリに
   格納した後、この参照メモリからデータを読出して一方
   の符号復号回路で符号する時に前記第２のデータバスの
   切替え制御を行うバス切替え制御手段とを設け、一方の
   符号復号回路で復号したデータを他方の符号復号回路で
   符号する時一方の符号復号回路の復号機能を一時中断
   し、他方の符号復号回路で復号したデータを一方の符号
   復号回路で符号する時他方の符号復号回路の復号機能を
   一時中断することを特徴とするファクシミリ装置。
2. 【請求項２】 互いに異なった方式で画像符号復号処理
   を行う２種類の符号復号回路と、符号データを蓄積する
   蓄積メモリと、この蓄積メモリと前記各符号復号回路と
   を接続した第１のデータバスと、前記各符号復号回路の
   画像符号処理時、符号データを前記第１のデータバスを
   介して前記蓄積メモリに蓄積処理すると共に前記各符号
   復号回路の画像復号処理時、前記蓄積メモリから符号デ
   ータを読出し前記第１のバスラインを介して該当する符
   号復号回路に供給するマイクロプロセッサと、前記各符
   号復号回路が符号復号するために参照する参照データを
   一時格納する１対の参照メモリと、この各参照メモリを
   前記各符号復号回路に接続する複数の第２のデータバス
   と、一方の符号復号回路で復号したデータを一方の参照
   メモリに格納した後、この参照メモリからデータを読出
   して他方の符号復号回路に供給して符号する時及び他方
   の符号復号回路で復号したデータを他方の参照メモリに
   格納した後、この参照メモリからデータを読出して一方
   の符号復号回路で符号する時に前記第２のデータバスの
   切替え制御を行うバス切替え制御手段と、前記第１のデ
   ータバスと前記各参照メモリとの間に接続したゲート回
   路とを設け、一方の符号復号回路で復号したデータを他
   方の符号復号回路で符号する時一方の符号復号回路の復
   号機能を一時中断し、他方の符号復号回路で復号したデ
   ータを一方の符号復号回路で符号する時他方の符号復号
   回路の復号機能を一時中断し、かつ前記マイクロプロセ
   ッサが前記ゲート回路を介して前記各参照メモリを制御
   するときには制御する参照メモリを使用する符号復号回
   路の符号復号機能を一時中断することを特徴とするファ
   クシミリ装置。