JPH086975A - 回路図用ｃａｄ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の主たる目的はＣＡＤシステムにおけ
る回路素子の分割・合成設計の作業性改善にある。 【構成】 第１の発明によれば、１つの抵抗素子あるい
はキャパシタ素子を複数の素子によって半導体基板上に
形成する場合に、複数の回路素子によって形成される直
列、並列若しくは直並列接続の回路網の情報を入力する
ことにより、当該回路構成による合成値が許容誤差範囲
内になるかどうかが判別される。また、第２の発明によ
れば、半導体基板上に形成される抵抗、キャパシタ等の
回路素子に適用されるデザインルール、あるいは、プロ
セス限界値等の制約条件によって、設計した抵抗値やキ
ャパシタンス値を検証し、複数の素子によって構成すべ
きことが判別される。 【効果】 このため、ケアレスミスの減少、作業時間の
大幅短縮が可能となる

Description

【発明の詳細な説明】

【０００１】

【産業の利用分野】本発明は、設計された電気回路（回
路レベル）から、更に、半導体基板上に形成する電気回
路の回路パターン（レイアウトレベル）の設計を支援す
るための回路図用ＣＡＤシステムに関する。

【０００２】

【従来の技術】ＩＣのレイアウト設計においては、半導
体製造プロセスにおける、プロセスデバイス技術、ＣＡ
Ｄ技術、テスト技術等の、種々の技術的制約から、種々
のデザインルールが定められている。このため、半導体
基板上に形成される回路素子が回路設計者が設計した通
りに一つの素子で実現できるとは限らず、また、設計し
た素子定数に形成できるとは限らない。

【０００３】従って、電気回路設計者は、レイアウト設
計者に対して、抵抗若しくはキャパシタについて、実際
には値が大きすぎたり、小さすぎたりするときの、微調
節、回路修正における値の修正、マスタスライス（信号
レベルのずれ）等の対策を予め指示しておく必要があ
る。

【０００４】例えば、図７に示すように元の電気回路図
では１つの抵抗Ｒ１で表示されているが、ＩＣレイアウ
ト上では、デザインルールによって、抵抗が直列、並
列、あるいは直並列に接続された複合回路によって実現
される場合がある。複合回路の合成抵抗は、設計値Ｒ１
と等しくなるべきであるが、通常、誤差Δｒが生ずる。
誤差Δｒが許容値内となるように、抵抗複合回路を選択
しなければならない。例えば、合成抵抗値をｆ（ｒ１，
…，ｒ５）、許容値をΔＲとすると、 ｜Ｒ１−ｆ（ｒ１，…，ｒ５）｜／Ｒ１≦ΔＲ となるかを判定して複合回路の構成を選択する。ここ
で、ｆ（ｒn ）は、複合回路の合成抵抗を求める演算式
である。

【０００５】同様に、電気回路図上では一つのキャパシ
タでもキャパシタの複合回路によってレイアウト設計さ
れる場合がある。この場合にも、合成キャパシタ値が許
容値となるように判定が行われて、適切な構成の複合回
路が選択される。

【０００６】また、従来、回路設計者からの、対として
使用されることを示す抵抗・キャパシタのペア性指示
は、レイアウト設計資料に含まれる。その指示の有無の
チェックは目視に依存している。近年ＣＡＤシステムに
よる自動化は進展しているものの、そのような自動チェ
ック機能を持っていない。また、レイアウト設計資料作
成における、デザインルールを考慮した抵抗・コンデン
サの分割・合成の指示はあくまで回路設計者からの指示
か、あるいはレイアウト設計者の判断によってレイアウ
トパターン作成時にチェックされている。

【０００７】以下に、レイアウト設計資料の例を示す。 〈レイアウト設計資料〉 抵抗の場合 素子番号 抵抗値（ｋΩ） 幅Ｗ（μｍ） 電流値（μＡ） 種別 ペア性 Ｒ１ １ ６ ５０ Ｐ+ Ｒ２ １ ６ ５０ Ｐ+ Ｒ３ ０．４ ２０ １００ Ｐ+ ＊1 Ｒ４ ０．４ ２０ １００ Ｐ+ ＊1 ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ここで、種別のＰ+ は、Ｐ型高濃度不純物拡散層によっ
て形成されることを表す。ペア性＊1 は、抵抗Ｒ３及び
Ｒ４がペア抵抗になっていることを表す。

【０００８】 キャパシタの場合 素子番号 容量値（ｐＦ） 種別 ペア性 Ｃ１ １０ ＭＯＳ ＣＯＮ Ｃ２ ５ ＭＯＳ ＣＯＮ Ｃ３ ２０ Ｃ−Ｂ ・ ・ ・ ここで、種別のＭＯＳ ＣＯＮは、ＭＯＳ構造によって
構成されるキャパシタであること表す。Ｃ−Ｂは接合型
キャパシタであることを表わす。

【０００９】

【発明が解決しようとする課題】従来は、回路設計者
が、ＣＡＤに基本要素として素子情報と配線情報を有す
る回路図を表示させ、ＣＡＤの画面に表示される抵抗や
キャパシタ等の回路記号である表示絵柄に対応する素子
パラメータのデータである属性の情報欄に、抵抗値若し
くは容量値の情報を入力しておく。入力された情報を用
いて、抵抗とキャパシタの置換すべき回路資料を作成し
ている。しかしながら、上述した複合回路による抵抗値
やキャパシタンス値のエラー判定を行うシステムが存在
しないために、回路設計者が手計算や電卓を使用して判
定を行っている。このため、回路設計者のケアレスミス
が絶えない。また、判定の作業に時間がかかる。

【００１０】また、回路設計者は、抵抗、コンデンサの
分割・合成指示を、特に、後工程のパターン設計におけ
るデザインルールを考慮して行っている訳ではない。例
えば、上述したレイアウト設計資料に概略的に値を記入
し、レイアウト設計者に渡す。そうすると、レイアウト
設計時にレイアウト設計者から合成・分割に関する不具
合の指摘が回路設計者になされるということになり、レ
イアウト設計作業に時間を要する。また、同じ特性に形
成すべき回路素子のペア性指示に対してのチェックは目
視のみでしか行われておらず、回路規模の増大に伴なっ
てケアレスミスが発生する。

【００１１】よって、本発明の主たる目的はＣＡＤシス
テムにおける回路素子の分割・合成設計の作業性改善に
ある。特に、第１の発明は、電気回路図を作成する手段
として画像表示器上に回路図を作成し、作成された回路
図の表示絵柄（アイコン）と対応する属性の情報を用い
るものにおいて、属性として入力された素子の情報と、
直列、並列若しくは直並列の任意の組合せを有する回路
網のデータベースとを利用して、複合回路選択の適否の
判定をＣＡＤシステムに行わせることを目的とする。

【００１２】また、第２の発明は、ＩＣレイアウト設計
上必要な抵抗、キャパシタのパターンの幅、長さ、幾何
学的形状等の情報を用い、回路素子の属性の情報がデザ
インルール又は、回路特性上必要とする制約条件等の設
計条件を満足した値であるかを判定し、この判別結果が
条件を満足しないときには抵抗・キャパシタの構成を分
割合成抵抗又は分割合成容量として形成すべきことを判
断できるようにすることを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
第１の発明は、画面に表示される電気回路図上では一つ
のシンボルで表される回路素子を複数の回路網素子から
なる回路網に置き換える回路素子の置換作業を支援する
回路図用ＣＡＤ装置において、入力される、あるいは予
め記憶されている上記回路素子の設計値を読み込む手段
と、指令に応答して、予め記憶されている複数の回路網
から上記回路素子を置き換えるべき置換回路網を選択す
る手段と、選択された上記置換回路網に対応する、回路
網の合成回路定数を求める演算式をデータベースから読
み込む手段と、入力される、あるいは予め記憶されてい
る上記置換回路網を構成する複数の回路網素子の各定数
を取り込む手段と、上記複数の回路網素子の各定数を上
記演算式に代入して合成回路定数を算出する手段と、上
記設計値と上記合成回路定数との差が所定誤差範囲内か
どうかを判別する手段と、上記判別の結果を表示する手
段と、を備えることを特徴とする。

【００１４】また、第２の発明は、画面に表示される電
気回路図上では一つのシンボルで表される回路素子を複
数の回路網素子からなる回路網に置き換える回路素子の
置換作業を支援する回路図用ＣＡＤ装置において、電気
回路を構成する各回路素子について、回路素子のシンボ
ルを画面に表示するための絵柄のデータ及びこの回路素
子の物理的パラメータを定義する属性情報をリンクして
記憶する回路データ記憶手段と、半導体基板に形成され
る回路素子が従うべき、デザインルールや制限条件等の
設計条件を記憶する条件記憶手段と、画面に表示されて
いる、いずれかの回路素子の指定に応答して、入力され
る、あるいは上記回路データ記憶手段に記憶されている
指定された回路素子の属性情報を読込む手段と、指定さ
れた回路素子に適用される設計条件を上記条件記憶手段
から読込む手段と、上記指定された回路素子の属性情報
が上記設計条件を満たすかどうかを判別する判別手段
と、上記判別の結果を表示する手段と、を備える。

【００１５】

【作用】第１の発明においては、一つの回路素子を複数
の素子からなる回路網によって半導体基板上に形成する
際に、回路網の複数の回路素子情報を入力することによ
って回路網の合成値が元の回路素子についての許容誤差
範囲内に収まるかどうかが判別される。

【００１６】第２の発明においては、画面上に表示され
ている回路素子にリンクしている回路素子の物理的パラ
メータを含む属性の情報を使って、レイアウト設計する
上でのデザインルール、回路の特性上しばしば問題とな
る素子同士のペア性（隣接関係）等の種々の制約条件を
回路素子が満足するかどうかを判別する。満足しない場
合には、回路素子の分割合成の支援を行う。

【００１７】このため、比較的に簡単な操作で、回路設
計者のケアレスミスの減少、作業時間の短縮が図られ
る。

【００１８】

【実施例】以下、本発明の実施例について説明する。ま
ず、ＣＡＤシステムの概略について説明する。ＣＡＤシ
ステムの構成は、図３に示すように、ＣＡＤプログラム
を実行するコンピュータによって構成されるコントロー
ラ１、命令やデータ等のコード情報をコントローラ１に
入力するキーボード２、回路構成、回路素子情報、属性
情報等を、ＣＲＴや表示パネルによって可視的に画面に
表示する表示器３、画面上の位置情報をコントローラ１
に入力するマウス等のポインティングデバイス４、回路
素子の表示絵柄の情報、表示絵柄に対応する属性情報、
接続情報、その他の情報を含む回路図データのデータベ
ース、回路素子を置換するための複数の回路網、各回路
網における合成回路定数の演算式、回路網の構成素子の
定数等の置換回路網データベース、電気回路を描画する
ためのプログラムライブラリ、回路素子を画面に絵表示
（アイコン）するための各種回路素子のアイコンのライ
ブラリ、回路設計に関連する各種プログラムのライブラ
リ、半導体回路のデザインルール等のデータベース等を
格納する外部記憶装置５、データ処理の結果や回路素子
のリスト等を紙に印刷して出力するプリンタ６、電気回
路やＩＣパターンを紙に描くＸ−Ｙプロッタ７によって
構成されている。

【００１９】コントローラ１は、プログラムの実行や回
路図の描画のために大容量の半導体メモリを備えてお
り、更に、ＣＡＤシステムの制御プログラム、データ保
存等のために内部記憶装置（ハードディスク）を備えて
いる。

【００２０】図４は、ＣＡＤシステムによって表示器３
の画面上で電気回路を設計している状態を示している。
同図においては、図示しない各種回路素子（回路の基本
要素）のシンボルの絵柄（回路素子のアイコン）のメニ
ューから、ＮＰＮトランジスタ２１、配線２２、抵抗２
３の各アイコンを選択して任意の場所に配置し、相互間
を接続した状態を示している。

【００２１】図５に示されるように、画面に表示された
トランジスタのアイコンは、規格化されたトランジスタ
のシンボルを画面に表示するための絵柄のデータ及びト
ランジスタ素子の特徴（物理的パラメータ）や設計デー
タを担う属性情報にリンクしている。データのリンク
は、例えば、回路図上で単一の素子番号Ｔ１をデータの
識別子としてトランジスタ素Ｔ１についての各データが
共有することによってなされる。絵柄のデータと属性の
データは画面に表示されている回路要素のアイコンにリ
ンクする内部データとしてライブラリに保管されてい
る。図示のトランジスタアイコンの場合には、アイコン
にリンクした内部データは、トランジスタを表示する絵
柄のデータ、トランジスタのタイプＴype がＮＰＮ型、
増幅率Ａreaが１、ベース構造Ｂase が単一ベース型、
…（物理的パラメータ）であることを示している。図示
しない抵抗、キャパシタ、配線等の回路素子、回路の要
素のアイコンも同様に絵柄のデータ、属性情報を持つ。
好ましくは、トランジスタＴ１等の回路の基本要素をオ
ブジェクトとするオブジェクト指向のデータベースを構
築するのが良い。

【００２２】この属性情報は、設計者が画面上において
表示されている回路素子のアイコンをマウス等のポイン
ティングデバイスによって特定し、属性情報を表示させ
る命令を発することにより、画面上にウィンドウ形式で
呼び出すことが出来る。例えば、マウスによって所望の
回路素子のアイコンをダブルクリック（マウス上のスイ
ッチを続けて二回押す）することによってアクセスした
アイコンにリンクしている属性情報が画面に呼び出され
る。或いは、マウスによって所望の回路素子のアイコン
をクリックして選択し、図示しないメニューから命令を
選択する。

【００２３】図６は、外部記憶装置に格納されている、
回路図データのデータ構造例を示している。同図におい
て、内側に示される枠ほど低い階層のデータを示してい
る。回路図データは第１順位の素子情報、接続情報、そ
の他の情報に大別される。第１順位の素子情報は、トラ
ンジスタＴｒ、抵抗Ｒ、インダクタＬ、ダイオードＤ、
記憶セルＣｅｌｌ、電流源Ｉ、電圧源Ｖ等がある。各素
子情報について、画面に回路素子の絵を描画することを
可能にする第２順位の表示絵柄の情報と、この表示絵柄
と対応する第２順位の属性の情報とが対になっている。
接続情報は、回路素子間を接続する配線の情報である。
画面に回路配線の絵を描画することを可能にする配線絵
柄の情報と、この表示絵柄と対応する属性の情報とが対
になっている。その他の情報は、回路設計に際してなさ
れたコメント、その回路図に適用される制限条件等であ
り、表示されている回路図から呼び出し可能になされて
いる。なお、回路設計における各種の制限条件は別途デ
ータベースから読み出すことが可能である。

【００２４】図７を参照して説明したように、電気回路
上では単一の抵抗Ｒ１であっても、抵抗Ｒ１の値が大き
いとき、これを単一の抵抗として半導体基板上に形成す
ることが出来ない場合がある。これは、既述したよう
に、ＬＳＩ設計におけるデザインルールによるものであ
る。このときは、抵抗Ｒ１を複数の抵抗による適当な合
成抵抗ｆ（ｒn ）として実現しなければならない。そし
て、合成抵抗値ｆ（ｒn）は、デザインルールに従った
複数の抵抗によって可及的に抵抗値Ｒ１に近似しなけれ
ばならない。

【００２５】図１は、デザインルールに適合した分割・
合成抵抗あるいはキャパシタを形成するための、ルール
適合判別ルーチンを示している。分割・合成抵抗あるい
はキャパシタの形成は同様の手順であるので、以下には
合成抵抗の形成の場合について説明する。

【００２６】同図において、回路設計者は図示しない画
面上のメニューから合成値判別ルーチンを選択する。設
計者は該当する抵抗の絵柄を選択し、キーボード２から
形成せんとする抵抗値Ｒを入力する。この抵抗値Ｒは、
コントローラ１によって回路図データの上記抵抗の絵柄
の属性情報として取り込まれ、記憶される。また、レイ
アウト設計資料の入力等によって既に抵抗値Ｒが属性情
報として記憶されている場合もある。コントローラ１
は、指定された抵抗Ｒの値を取込み、設計値レジスタに
記憶する（Ｓ１０１）。設計者は、コントローラ１に、
複数の抵抗合成回路を表示させ、その中から一つを選択
する。各抵抗合成回路の絵表示情報はライブラリとして
用意されており、その付属情報として合成抵抗値の演算
式ｆ（ｒn）が用意されている。例えば、設計者によっ
て図７（ｂ）に示されるような、抵抗ｒ１〜ｒ５からな
る抵抗合成回路が選択される（Ｓ１０２）。設計者は、
抵抗合成回路を構成する複数の抵抗の値ｒ１〜ｒ５をキ
ーボード２から入力する。抵抗ｒ１〜ｒ５は、なるべく
同じ値となるようにするのがＩＣプロセス上好ましい。
コントローラ１は、各抵抗の値を取込む（Ｓ１０３）。
そして、選択された合成抵抗回路の合成抵抗の演算式ｆ
（ｒn ）を用いて、合成抵抗ｆ（ｒ１，…，ｒ５）を算
出する。

【００２７】この合成抵抗の値ｆ（ｒ１，…，ｒ５）が
設計値Ｒと等しいか、判別する（Ｓ１０５）。等しくな
い場合には（Ｓ１０５）、更に、許容誤差の範囲内か判
別する。すなわち、｜Ｒ−ｆ（ｒ１，…，ｒ５）｜／Ｒ
≦ΔＲであれば良い。ここで、ΔＲは、抵抗の許容誤差
であり、例えば、回路図データのその他の情報として登
録されている（Ｓ１０６）。

【００２８】許容誤差の範囲を超える場合、回路定数の
設定あるいは抵抗合成回路の選択が不適当であることを
示すＮＧ結果表示を行う。ＮＧ結果表示は、例えば、抵
抗Ｒのアイコンを点滅や明度を変更する表示にすること
により行う。他の例としては、絵柄の色を通常の色とは
異なる警告色、例えば赤によって表示する。また、通常
とは異なる表示にして警告することができる（Ｓ１０
７）。この場合のエラーデータを、必要により、データ
ベースに保存する。後に学習のデータとして利用するこ
とが出来、回路選択の効率を高めることが可能である
（Ｓ１０８）。

【００２９】一方、設計抵抗値Ｒ１と合成抵抗ｆ（ｒ
１，…，ｒ５）とが等しい場合（Ｓ１０５）、許容誤差
範囲内である場合（Ｓ１０６）には、画面にＯＫ結果表
示を行う（Ｓ１０９）。選択された合成抵抗回路の形
式、回路定数ｒ１〜ｒ５は、抵抗Ｒの属性情報として回
路図データに保存される（Ｓ１１０）。その後、本ルー
チンを終了する。

【００３０】同様に、キャパシタについても、合成値判
別ルーチンが実行される。この場合、ステップＳ１０６
における許容誤差の判別は、｜Ｃ−ｆ（ｃn ）｜／Ｃ≦
ΔＣであれば良い。ここで、Ｃは設計値、ｆは選択され
た回路網の合成キャパシタンスの演算式、ｆ（ｃn ）は
ｎ個のキャパシタｃ1 〜ｃn による合成キャパシタンス
値、ΔＣはキャパシタの許容誤差である。

【００３１】こうして、抵抗値あるいはキャパシタの値
がデザインルールの上限値あるいは下限値を超えると
き、合成値判別ルーチンの支援を受けて、複数の回路素
子による合成回路を選定することにより、回路設計者の
ケアレスミスの低減、作業時間の短縮が図られる。

【００３２】上述した合成値判別ルーチンは、図８の
（ａ）に示すように、回路設計の際に使用することは勿
論、同図の（ｂ）に示すように、回路定数の修正や回路
構成の変更の際に使用することができる。また、同図の
（ｃ）に示すように、合成値判別ルーチンを、回路図デ
ータをデータベースに保存する際、あるいはデータベー
スから回路図データを読み込む際に、自動的に働く回路
図データのエラーチェック機能として動作させることが
可能である。

【００３３】図９は、合成値判別ルーチン終了後に、回
路図の一部と、抵抗素子Ｒ１の属性の情報を表示器３に
表示させた例を示している。画面上で抵抗Ｒ１の属性情
報の表示が指令されると、同図の右側に示すようにウィ
ンドウが現れ、その中に抵抗Ｒ１の属性情報が表示され
る。ここで、回路素子の名称ＮａｍｅはＲ１、回路素子
のタイプＴype は抵抗（ｒｅｇｉｓｔｅｒ）、設計抵抗
値Ｒ１は１０ｋΩ、合成抵抗ｆ（ｒn ）は、直列な３個
の同じ抵抗ｒ１によって構成され、抵抗ｒ１の値は３．
３ｋΩであることが表示されている。合成抵抗やキャパ
シタの形成においては、なるべく同じ値のものを複数使
用するのが、設計・製造上好ましい。

【００３４】このように判定された適合・不適合の全結
果をリストアップし、表示器３上にリスト形式によって
一覧表示することができる。勿論、不適合の場合のみを
リストすることも出来る。また、プリンタ６によって、
適合・不適合の回路素子のリストをハードコピーとして
出力することもできる。

【００３５】次に、第２の発明の実施例について図２を
参照して説明する。

【００３６】この実施例では、表示絵柄と対応する属性
の情報と、デザインルールや回路特性上必要となる制約
等の制約条件を満足する条件（判別値）と、を比較し判
定する。更に、条件を満足しない抵抗、キャパシタの属
性情報に対して、抵抗、キャパシタの分割合成によっ
て、制約条件を満たすようにすることを可能とする。

【００３７】以下に述べるデザインルールは、回路素子
のパターンについての設計ルールのミニマム（最小値）
・マキシマム（最大値）の一例を示している。他の制約
条件は、周波数、ペア性、耐圧、許容電流値等である。

【００３８】例えば、表示絵柄が抵抗のアイコンである
とき、その属性情報、判別値情報は、以下のようにな
る。

【００３９】表示絵柄と対応する属性の情報 ｒ … 抵抗値 ｒ１… 抵抗１構成 ｒ２… 抵抗２構成 ｒ３… 抵抗３構成 ・ ・ Ｌ … 抵抗長 Ｗ … 抵抗幅 Ｂｅｎｄ … 抵抗の曲げ ＴＹＰＥ … 種別 Ｈｚ … 周波数 Ｐ … ペア性 制約条件を満足する判別値 〈デザインルール〉 Ｌ ≧ ２０ （μｍ） Ｗ ≧ ６ （μｍ） Ｌ／Ｗ ≦ ５（μｍ） 〈その他の制約条件〉 Ｈｚ ＝ １０（ＫＨｚ） Ｍaxvolt ≦ １０（Ｖ） ここで、抵抗ｒは設計値、抵抗ｒ１〜ｒ３…は、抵抗ｒ
を分割抵抗あるいは合成抵抗とした場合に当該分割抵抗
が担う抵抗値、Ｌは抵抗パターンの長さ、Ｗは抵抗パタ
ーンの幅、Ｂｅｎｄは抵抗に発生する曲げ、Ｈｚは使用
周波数、Ｐはペア性の存在の有無を表す。制約条件にお
けるＭaxvoltは、使用最大電圧を表す。

【００４０】次に、キャパシタの場合、属性情報、判別
値情報は、以下のようになる。

【００４１】表示絵柄と対応する属性の情報 〈キャパシタ素子の属性情報とその判別式〉 Ｃ … キャパシタ容量値 Ｃ１ … キャパシタ１構成 Ｃ２ … キャパシタ２構成 Ｃ３ … キャパシタ３構成 ・ ・ Ｌ・Ｗ … 幾何学的形状 Ｓ … 面積 ＴＹＰＥ … 種別 Ｈｚ … 周波数 Ｐ … ペア性 制約条件を満足する判別値 〈デザインルール〉 Ｌ ≧ ２０ （μｍ） Ｗ ≧ ２０ （μｍ） Ｌ／Ｗ ≦ ２（μｍ） Ｗ／Ｌ ≦ ２（μｍ） 〈その他の制約条件〉 Ｈｚ ＝ １０（ＫＨｚ） Ｍaxvolt ＝ １０ （Ｖ） このような、回路素子の表示絵柄と対応する属性の情
報、素子パターンのデザインルール、制約条件等が予め
ライブラリ化されてＣＡＤシステムの外部記憶装置５に
格納されている。

【００４２】図２において、回路設計者がＣＡＤシステ
ムによって回路設計を行っているとき、例えば、抵抗素
子の設計を行っているときに、その抵抗が半導体基板上
に単一の抵抗として形成可能か否かを判別する必要が生
ずる。回路設計者は表示器３の図示しない画面上のメニ
ューから合成値判別ルーチンを選択する。設計者は該当
する抵抗の絵柄を画面上で選択し、キーボード２から形
成せんとする抵抗ｒについての、抵抗値ｒ等の属性情報
を入力する。また、属性情報の入力は別途のルーチンで
行うことが出来る。属性情報を入力した後で、あるいは
既に属性情報が入力されている状態で、設計者がマウス
によって抵抗の絵柄を画面上で選択すると、コントロー
ラ１は、マウスカーソルの座標位置からこの抵抗素子の
素子番号を読み取る（Ｓ２０１）。設計者が選択した抵
抗素子に対応する属性情報をライブラリから読み出す
（Ｓ２０２）。例えば、絵柄表示と対応する属性の情報
として、 ｒ ＝ １ （ｋΩ） ｒ１＝ １ （ｋΩ） ｒ２＝ ０ （ｋΩ） ｒ３＝ ０ （ｋΩ） ・ ・ Ｌ ＝ ４２ （μｍ） Ｗ ＝ ６ （μｍ） Ｂｅｎｄ ＝ ０ ＴＹＰＥ ＝ Ｂａｓｅ ・ ・ が読み込まれる。この例では、抵抗の設計値ｒが１（ｋ
Ω）であり、一個の抵抗ｒ１によって形成される。ここ
で、Ｂａｓｅは、半導体基板に形成される抵抗であるこ
とを表す。

【００４３】次に、コントローラ１は、抵抗に関する制
限値（許容値）をライブラリから読み込む（Ｓ２０
３）。例えば、デザインルールを満足する制限値は、 Ｌ ≧ ２０ （μｍ） Ｗ ≧ ６ （μｍ） Ｌ／Ｗ ≦ ５ が読み出される（Ｓ２０３）。

【００４４】この制限値を制限式（判別式）に設定して
（Ｓ２０４）、属性情報が許容値内にあるか判定する
（Ｓ２０５）。すなわち、上記の例では、 Ｌ ； ４２（μｍ）≧ ２０（μｍ） → 判定ＯＫ Ｗ ； ６（μｍ）≧ ６（μｍ） → 判定ＯＫ Ｌ／Ｗ； ４２（μｍ）／６（μｍ）≦ ５→ 判定ＮＧ この結果、“Ｌ／Ｗ ≦ ５” の条件を満たさないこ
とが判別される。そこで、コントローラ１は、表示器に
回路素子の分割・合成作成を行うべきことを表示する
（Ｓ２０８）。

【００４５】設計者は、抵抗のデザインルールを満たす
べく属性情報を再入力する。

【００４６】例えば、属性情報として、 ｒ ＝ １ （ｋΩ） ｒ１＝５００（Ω）×２ ｒ２＝０ ｒ３＝０ Ｌ ＝ ２１ （μｍ） Ｗ ＝ ６ （μｍ） Ｂｅｎｄ ＝ ０ ＴＹＰＥ ＝ Ｂａｓｅ が入力される。ここで、ｒ１＝５００（Ω）×２は、５
００（Ω）の抵抗を２個直列に接続することを表す。こ
の再入力された抵抗の分割・合成による属性情報がコン
トローラ１に読み込まれる（Ｓ２０９）。

【００４７】これによって、再度判定が行われる（Ｓ２
０５）。

【００４８】 Ｌ ； ２１（μｍ）≧ ２０（μｍ） → 判定ＯＫ Ｗ ； ６（μｍ）≧ ６（μｍ） → 判定ＯＫ Ｌ／Ｗ； ２１（μｍ）／６（μｍ）≦ ５→ 判定ＯＫ 判定の結果、必要な条件を満たすと、コントローラ１は
表示器の画面に回路素子作成ＯＫを表示する。この抵抗
の表示絵柄の素子番号と属性情報は設計データとして保
存される。また、必要により、抵抗のライブラリに登録
される（Ｓ２０７）。その後、ルール適合判別ルーチン
を終了し、本ルーチンの実行前の状態に復帰する。次
に、上記ルーチンにおいて、抵抗素子を並列に接続する
場合について説明する。コントローラ１は、設計者が選
択した抵抗素子対応する属性情報をライブラリから読み
出す（Ｓ２０２）。

【００４９】例えば、絵柄表示と対応する属性の情報と
して、 ｒ ＝ １ （ｋΩ） ｒ１＝ １ （ｋΩ） ｒ２＝ ０ （ｋΩ） ｒ３＝ ０ （ｋΩ） ・ ・ Ｌ ＝ １０ （μｍ） Ｗ ＝ ６ （μｍ） Ｂｅｎｄ ＝ ０ ＴＹＰＥ ＝ Ｂａｓｅ Ｈｚ ＝ ０ Ｐ ＝ Ｒ２ ・ ・ が読み込まれる。この例では、抵抗の設計値ｒが１（ｋ
Ω）であり、一個の抵抗ｒ１によって形成される。ここ
で、Ｐ＝Ｒ２は、抵抗ｒが抵抗Ｒ２とペア抵抗であるこ
とを表す。

【００５０】次に、コントローラ１は、抵抗に関する制
限値（許容値）をライブラリから読み込む（Ｓ２０
３）。例えば、デザインルールを満足する制限値とし
て、 Ｌ ≧ ２０ （μｍ） Ｗ ≧ ６ （μｍ） Ｌ／Ｗ ≦ ５ が読み出される（Ｓ２０３）。

【００５１】この制限値を制限式に設定して（Ｓ２０
４）、属性情報が許容値内にあるか判定する（Ｓ２０
５）。すなわち、上記の例では、 Ｌ ； １０（μｍ）≧ ２０（μｍ） → 判定ＮＧ Ｗ ； ６（μｍ）≧ ６（μｍ） → 判定ＯＫ Ｌ／Ｗ； １０（μｍ）／６（μｍ）≦ ５→ 判定ＯＫ この結果、“Ｌ ≧ ２０ ”の条件を満たさないこと
が判別される。

【００５２】そこで、コントローラ１は、表示器に回路
素子の分割・合成作成を行うべきことを表示する（Ｓ２
０８）。

【００５３】設計者は、抵抗のデザインルールを満たす
べく属性情報を再入力する。例えば、属性情報として、 ｒ ＝ １ （ｋΩ） ｒ１＝２（ｋΩ）／２ ｒ２＝０ ｒ３＝０ Ｌ ＝ ２０ （μｍ） Ｗ ＝ ６ （μｍ） Ｂｅｎｄ ＝ ０ ＴＹＰＥ ＝ Ｂａｓｅ Ｈｚ ＝ ０ Ｐ ＝ Ｒ２ が入力される。ここで、ｒ１＝２（ｋΩ）／２は、２
（ｋΩ）抵抗を２個並列に接続することを表す。この再
入力された抵抗の分割・合成による属性情報がコントロ
ーラ１に読み込まれる（Ｓ２０９）。

【００５４】これによって、再度判定が行われる（Ｓ２
０５）。

【００５５】 Ｌ ； ２０（μｍ）≧ ２０（μｍ） → 判定ＯＫ Ｗ ； ６（μｍ）≧ ６（μｍ） → 判定ＯＫ Ｌ／Ｗ； ２１（μｍ）／６（μｍ）≦ ５→ 判定ＯＫ 判定の結果、必要な条件を満たすと、コントローラ１は
表示器の画面に回路素子作成ＯＫを表示する（Ｓ２０
６）。この抵抗の表示絵柄の素子番号と属性情報は設計
データとして保存される。また、必要により、抵抗のラ
イブラリに登録される（Ｓ２０７）。その後、ルール適
合判別ルーチンを終了し、本ルーチンの実行前の状態に
復帰する。上述の例では、抵抗素子の直列接続あるいは
並列接続によって所定の条件を満たす素子を形成してい
るが、キャパシタの場合についても同様に行われる。

【００５６】なお、本発明は、抵抗やキャパシタのみな
らず、インダクタンスについても適用できる。また、ト
ランジスタ、ダイオード等の回路素子についても適用可
能であり、ＣＡＤシステムによる設計環境が改善され
る。

【００５７】

【発明の効果】以上説明したように、第１の発明によれ
ば、１つの抵抗素子あるいはキャパシタ素子を複数の素
子によって半導体基板上に形成する場合に、複数の回路
素子によって形成される直列、並列若しくは直並列接続
の回路網の情報を入力することにより、当該回路構成に
よる合成値が許容誤差範囲内になるかどうかが判別され
る。

【００５８】また、第２の発明によれば、半導体基板上
に形成される抵抗、キャパシタ等の回路素子に適用され
るデザインルール、あるいは、プロセス限界値等の制約
条件によって、設計した抵抗値やキャパシタンス値を検
証し、複数の素子によって構成すべきことが判別され
る。

【００５９】しかも、両発明においては、回路素子のア
イコンと属性情報とがリンクされており、判定作業にお
けるＣＡＤシステムの操作性が改善されている。

【００６０】このため、ケアレスミスの減少、作業時間
の大幅短縮が可能となる。

【図面の簡単な説明】

【図１】第１発明の実施例を説明するフローチャート。

【図２】第２発明の実施例を説明するフローチャート。

【図３】ＣＡＤシステムの概略構成を示すブロック図。

【図４】ＣＡＤシステムによる回路設計例を示す説明
図。

【図５】画面に表示される回路素子の絵柄（アイコ
ン）、絵柄のデータ及びその回路素子の属性情報間のリ
ンクを説明する説明図。

【図６】回路図データの構成例を示す説明図。

【図７】回路図中の抵抗を抵抗回路網によって置換する
例を示す説明図。

【図８】エラー判別をデータ転送の際に行う例を説明す
る説明図。

【図９】表示器の画面表示例を示す説明図。

【符号の説明】

１ コントローラ ２ キーボード ３ 表示器 ４ マウス ５ 外部記憶装置 ６ プリンタ ７ Ｘ−Ｙプロッタ

フロントページの続き (72)発明者 太 細 孝 浩 東京都渋谷区千駄ヶ谷３丁目50番11号 東 芝情報システム株式会社内 (72)発明者 田 村 功 東京都渋谷区千駄ヶ谷３丁目50番11号 東 芝情報システム株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】画面に表示される電気回路図上では一つの
   シンボルで表される回路素子を複数の回路網素子からな
   る回路網に置き換える回路素子の置換作業を支援する回
   路図用ＣＡＤ装置であって、 入力される、あるいは予め記憶されている前記回路素子
   の設計値を読み込む手段と、 指令に応答して、予め記憶されている複数の回路網から
   前記回路素子を置き換えるべき置換回路網を選択する手
   段と、 選択された前記置換回路網に対応する、回路網の合成回
   路定数を求める演算式をデータベースから読み込む手段
   と、 入力される、あるいは予め記憶されている前記置換回路
   網を構成する複数の回路網素子の各定数を取り込む手段
   と、 前記複数の回路網素子の各定数を前記演算式に代入して
   合成回路定数を算出する手段と、 前記設計値と前記合成回路定数との差が所定誤差範囲内
   かどうかを判別する手段と、 前記判別の結果を表示する手段と、 を備えることを特徴とする回路図用ＣＡＤ装置。
2. 【請求項２】前記判別の結果を表示する手段は、 選択された置換回路網が所定誤差範囲内に形成されない
   ことを、回路図を表示する表示器の画面上において、置
   換すべき回路素子の絵柄を少なくとも点滅表示、表示色
   彩の変更、濃淡表示及び警告絵柄表示のうちのいずれか
   によって表示する、ことを特徴とする請求項１記載の回
   路図用ＣＡＤ装置。
3. 【請求項３】前記回路素子は、抵抗、キャパシタ及びイ
   ンダクタのうちのいずれかであることを特徴とする請求
   項１又は２に記載の回路図用ＣＡＤ装置。
4. 【請求項４】画面に表示される電気回路図上では一つの
   シンボルで表される回路素子を複数の回路網素子からな
   る回路網に置き換える回路素子の置換作業を支援する回
   路図用ＣＡＤ装置における、回路素子置換の適否の判別
   方法であって、 入力される、あるいは予め記憶されている前記回路素子
   の設計値を読み込む過程と、 予め記憶されている複数の回路網から前記回路素子を置
   き換える置換回路網を選択する過程と、 選択された前記置換回路網に対応する、回路網の合成回
   路定数を求める演算式をデータベースから読み込む過程
   と、 入力される、あるいは予め記憶されている前記置換回路
   網を構成する複数の回路網素子の各定数を取り込む過程
   と、 前記複数の回路網素子の各定数を前記演算式に代入して
   合成回路定数を算出する過程と、 前記設計値と前記合成回路定数との差が所定誤差範囲内
   かどうかを判別する過程と、 前記判別の結果を表示する過程と、 を備えることを特徴とする回路図用ＣＡＤ装置における
   回路素子置換の適否の判別方法。
5. 【請求項５】画面に表示される電気回路図上では一つの
   シンボルで表される回路素子を複数の回路網素子からな
   る回路網に置き換える回路素子の置換作業を支援する回
   路図用ＣＡＤ装置であって、 電気回路を構成する各回路素子について、回路素子のシ
   ンボルを画面に表示するための絵柄のデータ及びこの回
   路素子の物理的パラメータを定義する属性情報をリンク
   して記憶する回路データ記憶手段と、 半導体基板に形成される回路素子が従うべき、デザイン
   ルールや制限条件等の設計条件を記憶する条件記憶手段
   と、 画面に表示されている、いずれかの回路素子の指定に応
   答して、入力される、あるいは前記回路データ記憶手段
   に記憶されている指定された回路素子の属性情報を読込
   む手段と、 指定された回路素子に適用される設計条件を前記条件記
   憶手段から読込む手段と、 前記指定された回路素子の属性情報が前記設計条件を満
   たすかどうかを判別する判別手段と、 前記判別の結果を表示する手段と、 を備えることを特徴とする回路図用ＣＡＤ装置。
6. 【請求項６】前記回路素子は、抵抗、キャパシタ及びイ
   ンダクタのうちのいずれかであることを特徴とする請求
   項５に記載の回路図用ＣＡＤ装置。
7. 【請求項７】画面に表示される電気回路図上では一つの
   シンボルで表される回路素子を複数の回路網素子からな
   る回路網に置き換える回路素子の置換作業を支援する回
   路図用ＣＡＤシステムにおける、設計ルールの適合判別
   方法であって、 電気回路を構成する各回路素子について、回路素子のシ
   ンボルを画面に表示するための絵柄のデータ及びこの回
   路素子の物理的パラメータを定義する属性情報をリンク
   して記憶する回路データ記憶手段と、 半導体基板に形成される回路素子が従うべき、デザイン
   ルールや制限条件等の設計条件を記憶する条件記憶手段
   と、を備え、 ルール適合判別の対象となる回路素子の指定に応答し
   て、入力される、あるいは前記回路データ記憶手段に記
   憶されている指定された回路素子の属性情報を読込む過
   程と、 指定された回路素子に適用される設計条件を前記条件記
   憶手段から読込む過程と、 前記指定された回路素子の属性情報が前記設計条件を満
   たすかどうかを判別する過程と、 前記判別の結果を表示する過程と、 を備えることを特徴とするシステムにおける設計ルール
   の適合判別方法。