JPH086845A - 互換制御装置 - Google Patents
互換制御装置Info
- Publication number
- JPH086845A JPH086845A JP6132736A JP13273694A JPH086845A JP H086845 A JPH086845 A JP H086845A JP 6132736 A JP6132736 A JP 6132736A JP 13273694 A JP13273694 A JP 13273694A JP H086845 A JPH086845 A JP H086845A
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- Japan
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- memory
- cpu
- oscillator
- cycles
- clock
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Abstract
(57)【要約】
【目的】 本発明は、動作周波数の異なるＣＰＵに交換
したときに互換性を持たさせる互換制御装置に関し、メ
モリ制御部が性能を測定して動的にウェイト数を決めて
増減し、構成を簡単にすると共に設計時に動作周波数を
意識して互換モードを設計する必要を無くすことを目的
とする。 【構成】 クロックを発振する発振器２と、この発振器
２によって発振されたクロックに同期して処理を行うＣ
ＰＵ１と、交換可能なＣＰＵ１の動作周波数に対応して
発振器２によって発振されたクロックを用いてメモリ５
をアクセスするときに、一定時間の間の計測したメモリ
サイクル数Ｎｓが所定値Ｎよりも多いときにメモリサイ
クルのウェイトを増やし、一方、少ないときにメモリサ
イクルのウェイトを減らす時間調整部４とを備えるよう
に構成する。
したときに互換性を持たさせる互換制御装置に関し、メ
モリ制御部が性能を測定して動的にウェイト数を決めて
増減し、構成を簡単にすると共に設計時に動作周波数を
意識して互換モードを設計する必要を無くすことを目的
とする。 【構成】 クロックを発振する発振器２と、この発振器
２によって発振されたクロックに同期して処理を行うＣ
ＰＵ１と、交換可能なＣＰＵ１の動作周波数に対応して
発振器２によって発振されたクロックを用いてメモリ５
をアクセスするときに、一定時間の間の計測したメモリ
サイクル数Ｎｓが所定値Ｎよりも多いときにメモリサイ
クルのウェイトを増やし、一方、少ないときにメモリサ
イクルのウェイトを減らす時間調整部４とを備えるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、互換制御装置であっ
て、動作周波数の異なるＣＰＵに交換したときに互換性
を持たさせる互換制御装置に関するものである。
て、動作周波数の異なるＣＰＵに交換したときに互換性
を持たさせる互換制御装置に関するものである。
【０００２】近年、ＣＰＵの高速化要求があると共に、
旧機種との性能的互換性も要求されるため、ＣＰＵ本来
のスピードで動作する高速モードと、性能的互換性のあ
る互換モードとを設けて切り替えて対処している。これ
に動的に対処することが望まれている。
旧機種との性能的互換性も要求されるため、ＣＰＵ本来
のスピードで動作する高速モードと、性能的互換性のあ
る互換モードとを設けて切り替えて対処している。これ
に動的に対処することが望まれている。
【０００３】
【従来の技術】従来、互換モードが求められている場
合、図６に示すように、高速モード用のメモリ制御部
（高速）２３と、互換モード用のメモリ制御部（互換）
２４との２組を設け、必要に応じていずれかのモードの
メモリ制御部２３、２４が動作するように切り替えてい
た。以下図６の構成および動作を簡単に説明する。
合、図６に示すように、高速モード用のメモリ制御部
（高速）２３と、互換モード用のメモリ制御部（互換）
２４との２組を設け、必要に応じていずれかのモードの
メモリ制御部２３、２４が動作するように切り替えてい
た。以下図６の構成および動作を簡単に説明する。
【０００４】図６は、従来技術の説明図を示す。図６に
おいて、ＣＰＵ２１は、プログラムに従って各種処理を
行うものであって、ここでは交換対象のＣＰＵである。
おいて、ＣＰＵ２１は、プログラムに従って各種処理を
行うものであって、ここでは交換対象のＣＰＵである。
【０００５】水晶発振器２２は、ＣＰＵ２１に供給する
クロックを発生するものである。メモリ制御部（高速）
２３は、高速モードのＣＰＵ２１の場合に、セレクタ２
５を介してメモリ２６をアクセス制御するものである。
クロックを発生するものである。メモリ制御部（高速）
２３は、高速モードのＣＰＵ２１の場合に、セレクタ２
５を介してメモリ２６をアクセス制御するものである。
【０００６】メモリ制御部（互換）２４は、互換モード
の場合に、セレクタ２５を介してメモリ２６をアクセス
制御するものである。互換モードは、新らしいＣＰＵ２
１の動作周波数が高くなった場合に、互換性を持たせる
ために旧と同様になるようにウェイトをもたせて互換性
を保持させるモードである。
の場合に、セレクタ２５を介してメモリ２６をアクセス
制御するものである。互換モードは、新らしいＣＰＵ２
１の動作周波数が高くなった場合に、互換性を持たせる
ために旧と同様になるようにウェイトをもたせて互換性
を保持させるモードである。
【０００７】セレクタ２５は、メモリ制御部（高速）２
３あるいはメモリ制御部（互換）２４のいずれかを選択
するものである。メモリ２６は、データやプログラムを
格納したり、読みだしたりするものである。
３あるいはメモリ制御部（互換）２４のいずれかを選択
するものである。メモリ２６は、データやプログラムを
格納したり、読みだしたりするものである。
【０００８】次に、動作を説明する。 ・高速モードの場合には、水晶発振器２２からの高速ク
ロックの供給を受けたメモリ制御部（高速）２３がセレ
クタ２５によって選択され、メモリ２６をアクセスす
る。
ロックの供給を受けたメモリ制御部（高速）２３がセレ
クタ２５によって選択され、メモリ２６をアクセスす
る。
【０００９】・互換モードの場合には、水晶発振器２２
からの通常のクロックの供給を受けたメモリ制御部（互
換）２３がセレクタ２５によって選択され、メモリ２６
をアクセスする。
からの通常のクロックの供給を受けたメモリ制御部（互
換）２３がセレクタ２５によって選択され、メモリ２６
をアクセスする。
【００１０】
【発明が解決しようとする課題】上述したように、高速
モード用および互換モード用のメモリ制御部２３、２４
をそれぞれ設ける必要があったため、互換モードでは新
機種の動作周波数が変わる毎に、旧機種と新機種の性能
が同等となるようにウェイト数を計算し固定的に設計し
ていた。このため、新機種で動作周波数が変わる毎にウ
ェイト数をその都度計算しなければならず、非常に手間
がかかるという問題があった。
モード用および互換モード用のメモリ制御部２３、２４
をそれぞれ設ける必要があったため、互換モードでは新
機種の動作周波数が変わる毎に、旧機種と新機種の性能
が同等となるようにウェイト数を計算し固定的に設計し
ていた。このため、新機種で動作周波数が変わる毎にウ
ェイト数をその都度計算しなければならず、非常に手間
がかかるという問題があった。
【００１１】本発明は、これらの問題を解決するため、
メモリ制御部が性能を測定して動的にウェイト数を決め
て増減し、構成を簡単にすると共に設計時に動作周波数
を意識して互換モードを設計する必要を無くすことを目
的としている。
メモリ制御部が性能を測定して動的にウェイト数を決め
て増減し、構成を簡単にすると共に設計時に動作周波数
を意識して互換モードを設計する必要を無くすことを目
的としている。
【００１２】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図を示す。図１において、ＣＰＵ１は、発振器２
によって発振されたクロックに同期して処理を行うもの
である。
ロック図を示す。図１において、ＣＰＵ１は、発振器２
によって発振されたクロックに同期して処理を行うもの
である。
【００１３】発振器２は、ＣＰＵ１の動作周波数に対応
するクロックを発振するものである。メモリ制御部３
は、発振器２からのクロックを用いてメモリ５をアクセ
ス制御するものであって、ここでは、時間調整部４など
から構成されるものである。
するクロックを発振するものである。メモリ制御部３
は、発振器２からのクロックを用いてメモリ５をアクセ
ス制御するものであって、ここでは、時間調整部４など
から構成されるものである。
【００１４】時間調整部４は、発振器２からのクロック
を用いてメモリ５をアクセスするメモリサイクルを所定
値に調整するものである。メモリ５は、データを読み書
きするものである。
を用いてメモリ５をアクセスするメモリサイクルを所定
値に調整するものである。メモリ５は、データを読み書
きするものである。
【００１５】
【作用】本発明は、図１に示すように、ＣＰＵ１を交換
したときに当該ＣＰＵ１の動作周波数に対応するクロッ
クを発振器２が発振し、この発振したクロックの供給を
受けたメモリ制御部３の時間調整部４が所定時間の間に
メモリ５をアクセスするメモリアクセス回数Ｎｓを測定
し、測定したメモリアクセス回数Ｎｓが所定値Ｎよりも
多いときにメモリサイクルのウェイトを増やし、一方、
少ないときにメモリサイクルのウェイトを減らし、メモ
リサイクルを所定値に動的に調整するようにしている。
したときに当該ＣＰＵ１の動作周波数に対応するクロッ
クを発振器２が発振し、この発振したクロックの供給を
受けたメモリ制御部３の時間調整部４が所定時間の間に
メモリ５をアクセスするメモリアクセス回数Ｎｓを測定
し、測定したメモリアクセス回数Ｎｓが所定値Ｎよりも
多いときにメモリサイクルのウェイトを増やし、一方、
少ないときにメモリサイクルのウェイトを減らし、メモ
リサイクルを所定値に動的に調整するようにしている。
【００１６】従って、ＣＰＵ１の交換時にメモリサイク
ル数Ｎｓを計測し、多いときにウェイトを増やし、少な
いときにウェイトを減らしてメモリサイクル数Ｎｓを動
的にほぼ一定とすることにより、ＣＰＵ１を交換してク
ロック数が変わってもメモリサイクルのウェイトの増減
を行って動的に調整することが可能となる。これによ
り、従来の互換モード用メモリ制御部と、ＣＰＵ本来の
速度で動作する高速モード用メモリ制御部との両者を設
ける必要がなくなった。
ル数Ｎｓを計測し、多いときにウェイトを増やし、少な
いときにウェイトを減らしてメモリサイクル数Ｎｓを動
的にほぼ一定とすることにより、ＣＰＵ１を交換してク
ロック数が変わってもメモリサイクルのウェイトの増減
を行って動的に調整することが可能となる。これによ
り、従来の互換モード用メモリ制御部と、ＣＰＵ本来の
速度で動作する高速モード用メモリ制御部との両者を設
ける必要がなくなった。
【００１７】
【実施例】次に、図２から図５を用いて本発明の実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
【００１８】図２は、本発明の動作説明フローチャート
を示す。これは、図１の構成の動作を詳細に説明したも
のである。図２において、Ｓ１は、クロック周波数が変
更されたか判別する。これは、ＣＰＵ１と水晶発振器を
交換したか判別、例えばＣＰＵ１を互換性を持つ高速ク
ロック動作のＣＰＵ１に交換すると共に併せて高速クロ
ックを発振する水晶発振器に交換したか判別することで
あって、具体的には、図１の時間調整部４が一定時間の
間のクロック数を計測して所定値から変更されているか
否かによって判別する。ＹＥＳの場合には、Ｓ２以降の
処理に進む。ＮＯの場合には、クロック周波数の変更が
なくて一定であるので、終了する（ＥＮＤ）。
を示す。これは、図１の構成の動作を詳細に説明したも
のである。図２において、Ｓ１は、クロック周波数が変
更されたか判別する。これは、ＣＰＵ１と水晶発振器を
交換したか判別、例えばＣＰＵ１を互換性を持つ高速ク
ロック動作のＣＰＵ１に交換すると共に併せて高速クロ
ックを発振する水晶発振器に交換したか判別することで
あって、具体的には、図１の時間調整部４が一定時間の
間のクロック数を計測して所定値から変更されているか
否かによって判別する。ＹＥＳの場合には、Ｓ２以降の
処理に進む。ＮＯの場合には、クロック周波数の変更が
なくて一定であるので、終了する（ＥＮＤ）。
【００１９】Ｓ２は、互換／高速モードのいずれか判別
する。高速モードの場合には、Ｓ３でメモリウェイトを
最小にする。互換モードの場合には、Ｓ４以降を実行す
る。Ｓ４は、一定時間内のメモリサイクル数を測定す
る。ここで、メモリサイクル数Ｎｓとする。これは、図
１の時間調整部４がメモリ５を一定時間の間にアクセス
したメモリアクセス回数Ｎｓを測定する（図３参照）。
する。高速モードの場合には、Ｓ３でメモリウェイトを
最小にする。互換モードの場合には、Ｓ４以降を実行す
る。Ｓ４は、一定時間内のメモリサイクル数を測定す
る。ここで、メモリサイクル数Ｎｓとする。これは、図
１の時間調整部４がメモリ５を一定時間の間にアクセス
したメモリアクセス回数Ｎｓを測定する（図３参照）。
【００２０】Ｓ５は、ＮとＮｓを比較する。ここで、Ｎ
はある範囲内の値であり、テーブルに設定した値であ
る。Ｎｓは、Ｓ４で測定した一定時間内のメモリサイク
ル数である。
はある範囲内の値であり、テーブルに設定した値であ
る。Ｎｓは、Ｓ４で測定した一定時間内のメモリサイク
ル数である。
【００２１】・Ｓ５のＮｓ＝Ｎの場合（測定したメモリ
サイクル数Ｎｓと所定メモリサイクル数Ｎとが等しい場
合）：メモリサイクル数Ｎｓが所定メモリサイクル数Ｎ
と等しかったので、メモリサイクルのウェイトを変えな
い。
サイクル数Ｎｓと所定メモリサイクル数Ｎとが等しい場
合）：メモリサイクル数Ｎｓが所定メモリサイクル数Ｎ
と等しかったので、メモリサイクルのウェイトを変えな
い。
【００２２】・Ｓ５のＮｓ＜Ｎの場合（測定したメモリ
サイクル数Ｎｓが所定メモリサイクル数Ｎよりも少な
く、１回のメモリサイクルが低速になった場合）：Ｓ６
でメモリサイクルのウェイトを減らして、メモリサイク
ル数ＮｓがＮにほぼ等しくなるように増やす。
サイクル数Ｎｓが所定メモリサイクル数Ｎよりも少な
く、１回のメモリサイクルが低速になった場合）：Ｓ６
でメモリサイクルのウェイトを減らして、メモリサイク
ル数ＮｓがＮにほぼ等しくなるように増やす。
【００２３】・Ｓ５のＮｓ＞Ｎの場合（測定したメモリ
サイクル数Ｎｓが所定メモリサイクル数Ｎより多く、１
回のメモリサイクルが高速になった場合）：Ｓ７でメモ
リサイクルのウェイトを増やして、メモリサイクル数Ｎ
ｓがＮにほぼ等しくなるように減らす。
サイクル数Ｎｓが所定メモリサイクル数Ｎより多く、１
回のメモリサイクルが高速になった場合）：Ｓ７でメモ
リサイクルのウェイトを増やして、メモリサイクル数Ｎ
ｓがＮにほぼ等しくなるように減らす。
【００２４】以上によって、ＣＰＵ１および発振器２が
交換されて一定時間内のクロック数が変更された場合、
一定時間内でメモリ５をアクセスしたメモリサイクル数
Ｎｓを計測し、計測されたメモリサイクル数Ｎｓが所定
値Ｎよりも少ないときは１回のメモリサイクルが低速と
なったと判明したので、メモリサイクルのウェイトを減
らし、一方、計測されたメモリサイクル数Ｎｓが所定値
Ｎよりも多いときは１回のメモリサイクルが高速となっ
たと判明したので、メモリサイクルのウェイトを増や
し、メモリサイクル数Ｎｓをほぼ所定値Ｎに等しくす
る。これらにより、ＣＰＵ１および発振器２を交換した
場合、動的にメモリサイクル数Ｎｓを常に一定値Ｎに保
持させることが可能となった。
交換されて一定時間内のクロック数が変更された場合、
一定時間内でメモリ５をアクセスしたメモリサイクル数
Ｎｓを計測し、計測されたメモリサイクル数Ｎｓが所定
値Ｎよりも少ないときは１回のメモリサイクルが低速と
なったと判明したので、メモリサイクルのウェイトを減
らし、一方、計測されたメモリサイクル数Ｎｓが所定値
Ｎよりも多いときは１回のメモリサイクルが高速となっ
たと判明したので、メモリサイクルのウェイトを増や
し、メモリサイクル数Ｎｓをほぼ所定値Ｎに等しくす
る。これらにより、ＣＰＵ１および発振器２を交換した
場合、動的にメモリサイクル数Ｎｓを常に一定値Ｎに保
持させることが可能となった。
【００２５】図３は、本発明のメモリサイクル説明図を
示す。図３の（ａ）は、旧機種のメモリサイクル数を示
す。この旧機種のＣＰＵ１の場合、一定時間Ｔ０の間
に、メモリ５をＮ回アクセスしたので、メモリサイクル
数Ｎとなる。
示す。図３の（ａ）は、旧機種のメモリサイクル数を示
す。この旧機種のＣＰＵ１の場合、一定時間Ｔ０の間
に、メモリ５をＮ回アクセスしたので、メモリサイクル
数Ｎとなる。
【００２６】図３の（ｂ）は、タイプ１のメモリサイク
ル数を示す。このタイプ１の場合、一定時間Ｔ０の間
に、メモリ５をＮｓ回アクセスしたので、メモリサイク
ル数Ｎｓとなり、Ｎｓ＞Ｎであって、１回のメモリサイ
クルが高速化されている。このタイプ１の場合には、メ
モリサイクル数Ｎｓ＞Ｎであるので、ウェイトを増やし
て旧機種のメモリサイクル数Ｎにほぼ等しくなるように
調整する。
ル数を示す。このタイプ１の場合、一定時間Ｔ０の間
に、メモリ５をＮｓ回アクセスしたので、メモリサイク
ル数Ｎｓとなり、Ｎｓ＞Ｎであって、１回のメモリサイ
クルが高速化されている。このタイプ１の場合には、メ
モリサイクル数Ｎｓ＞Ｎであるので、ウェイトを増やし
て旧機種のメモリサイクル数Ｎにほぼ等しくなるように
調整する。
【００２７】図３の（ｃ）は、タイプ２のメモリサイク
ル数を示す。このタイプ２の場合、一定時間Ｔ０の間
に、メモリ５をＮｓ回アクセスしたので、メモリサイク
ル数Ｎｓとなり、Ｎｓ＜Ｎであって、１回のメモリサイ
クルが低速化されている。このタイプ２の場合には、メ
モリサイクル数Ｎｓ＜Ｎであるので、ウェイトを減らし
て旧機種のメモリサイクル数Ｎにほぼ等しくなるように
調整する。
ル数を示す。このタイプ２の場合、一定時間Ｔ０の間
に、メモリ５をＮｓ回アクセスしたので、メモリサイク
ル数Ｎｓとなり、Ｎｓ＜Ｎであって、１回のメモリサイ
クルが低速化されている。このタイプ２の場合には、メ
モリサイクル数Ｎｓ＜Ｎであるので、ウェイトを減らし
て旧機種のメモリサイクル数Ｎにほぼ等しくなるように
調整する。
【００２８】以上の図３の（ｂ）、（ｃ）の場合のよう
に測定したメモリサイクル数Ｎｓが旧機種の（ａ）のメ
モリサイクル数Ｎよりも多かったり、少なかったりした
場合、ウェイトを増やしたり、減らしたりしてほぼＮに
等しくなるように動的に調整されることとなる。
に測定したメモリサイクル数Ｎｓが旧機種の（ａ）のメ
モリサイクル数Ｎよりも多かったり、少なかったりした
場合、ウェイトを増やしたり、減らしたりしてほぼＮに
等しくなるように動的に調整されることとなる。
【００２９】図４は、本発明のメモリサイクルの調整説
明図を示す。図４の（ａ）は、測定したメモリサイクル
数Ｎｓが所定値Ｎよりも多い場合を示す。このＮｓ＞Ｎ
の場合には、当初図３の（ｂ）に示すように一定時間Ｔ
０の間に計測したメモリサイクル数ＮｓがＮよりも多い
ので、ウェイトを１つ増やす。そして、再度、メモリサ
イクルＮｓを測定し、Ｎと比較し、Ｎｓ＞Ｎの場合に
は、更にウェイトを増やすことを繰り返し、所定のメモ
リサイクル数Ｎに収れんさせる。
明図を示す。図４の（ａ）は、測定したメモリサイクル
数Ｎｓが所定値Ｎよりも多い場合を示す。このＮｓ＞Ｎ
の場合には、当初図３の（ｂ）に示すように一定時間Ｔ
０の間に計測したメモリサイクル数ＮｓがＮよりも多い
ので、ウェイトを１つ増やす。そして、再度、メモリサ
イクルＮｓを測定し、Ｎと比較し、Ｎｓ＞Ｎの場合に
は、更にウェイトを増やすことを繰り返し、所定のメモ
リサイクル数Ｎに収れんさせる。
【００３０】図４の（ｂ）は、測定したメモリサイクル
数Ｎｓが所定値Ｎよりも少ない場合を示す。このＮｓ＜
Ｎの場合には、当初図３の（ｃ）に示すように一定時間
Ｔ０の間に計測したメモリサイクル数ＮｓがＮよりも少
ないので、ウェイトを１つ減らす。そして、再度、メモ
リサイクルＮｓを測定し、Ｎと比較し、Ｎｓ＜Ｎの場合
には、更にウェイトを減らすことを繰り返し、所定のメ
モリサイクル数Ｎに収れんさせる。
数Ｎｓが所定値Ｎよりも少ない場合を示す。このＮｓ＜
Ｎの場合には、当初図３の（ｃ）に示すように一定時間
Ｔ０の間に計測したメモリサイクル数ＮｓがＮよりも少
ないので、ウェイトを１つ減らす。そして、再度、メモ
リサイクルＮｓを測定し、Ｎと比較し、Ｎｓ＜Ｎの場合
には、更にウェイトを減らすことを繰り返し、所定のメ
モリサイクル数Ｎに収れんさせる。
【００３１】以上のようにして、一定時間Ｔ０の間、計
測したメモリサイクル数Ｎｓが所定のメモリサイクル数
Ｎよりも多い／少ないによってウェイトを増やす／減ら
すことを繰り返し、所定のメモリサイクル数Ｎにほぼ等
しくなるまで繰り返すことにより、自動的にメモリサイ
クル数ＮｓをほぼＮに等しくすることが可能となる。
測したメモリサイクル数Ｎｓが所定のメモリサイクル数
Ｎよりも多い／少ないによってウェイトを増やす／減ら
すことを繰り返し、所定のメモリサイクル数Ｎにほぼ等
しくなるまで繰り返すことにより、自動的にメモリサイ
クル数ＮｓをほぼＮに等しくすることが可能となる。
【００３２】図５は、本発明のメモリサイクルの増減例
を示す。図１のメモリ制御部３が発振器２から供給され
たクロックをもとにメモリ５をアクセスするメモリサイ
クルは図示のように複数のクロックからなるメモリサイ
クルで行っているので、クロック１個単位に増やした
り、減らしたりして図示のウェイトを調整し、一定時間
Ｔ０内のメモリサイクル数Ｎｓを任意に調整することが
可能となる。
を示す。図１のメモリ制御部３が発振器２から供給され
たクロックをもとにメモリ５をアクセスするメモリサイ
クルは図示のように複数のクロックからなるメモリサイ
クルで行っているので、クロック１個単位に増やした
り、減らしたりして図示のウェイトを調整し、一定時間
Ｔ０内のメモリサイクル数Ｎｓを任意に調整することが
可能となる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ１の交換時にメモリサイクル数Ｎｓを計測し、多
いときにウェイトを増やし、少ないときにウェイトを減
らしてメモリサイクル数Ｎｓを動的にほぼ一定とする構
成を採用しているため、ＣＰＵ１および発振器２の水晶
を交換してクロック周波数が変わってもメモリサイクル
のウェイト増減して自動調整できる。これらにより、従
来の互換モードと、ＣＰＵ本来の速度で動作する高速モ
ードとの両者のメモリ制御回路を設けて切り替える必要
がなくなり、回路構成が簡単かつ切り替えの手間が不要
となり、しかもいずれのクロック周波数のＣＰＵ１や発
振器２に交換してもメモリサイクル調整の自動化を実現
できた。
ＣＰＵ１の交換時にメモリサイクル数Ｎｓを計測し、多
いときにウェイトを増やし、少ないときにウェイトを減
らしてメモリサイクル数Ｎｓを動的にほぼ一定とする構
成を採用しているため、ＣＰＵ１および発振器２の水晶
を交換してクロック周波数が変わってもメモリサイクル
のウェイト増減して自動調整できる。これらにより、従
来の互換モードと、ＣＰＵ本来の速度で動作する高速モ
ードとの両者のメモリ制御回路を設けて切り替える必要
がなくなり、回路構成が簡単かつ切り替えの手間が不要
となり、しかもいずれのクロック周波数のＣＰＵ１や発
振器２に交換してもメモリサイクル調整の自動化を実現
できた。
【図１】本発明の原理ブロック図である。
【図２】本発明の動作説明フローチャートである。
【図３】本発明のメモリサイクル説明図である。
【図４】本発明のメモリサイクルの調整説明図である。
【図５】本発明のメモリサイクルの増減例である。
【図６】従来技術の説明図である。
１：交換対象のＣＰＵ ２：発振器 ３：メモリ制御部 ４：時間調整部 ５：メモリ
Claims (1)
- 【請求項１】クロックを発振する発振器（２）と、 この発振器（２）によって発振されたクロックに同期し
て処理を行うＣＰＵ（１）と、 交換可能なＣＰＵ（１）の動作周波数に対応して上記発
振器（２）によって発振されたクロックを用いてメモリ
（５）をアクセスするときに、一定時間の間の計測した
メモリサイクル数Ｎｓが所定値Ｎよりも多いときにメモ
リサイクルのウェイトを増やし、一方、少ないときにメ
モリサイクルのウェイトを減らす時間調整部（４）とを
備えたことを特徴とする互換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132736A JPH086845A (ja) | 1994-06-15 | 1994-06-15 | 互換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6132736A JPH086845A (ja) | 1994-06-15 | 1994-06-15 | 互換制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH086845A true JPH086845A (ja) | 1996-01-12 |
Family
ID=15088401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6132736A Withdrawn JPH086845A (ja) | 1994-06-15 | 1994-06-15 | 互換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH086845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067186A (ja) * | 2005-08-31 | 2007-03-15 | Hitachi High-Tech Instruments Co Ltd | 電子部品装着装置 |
| JP2017041815A (ja) * | 2015-08-21 | 2017-02-23 | 日本電信電話株式会社 | Ｉｐ網加入者収容装置制御システム、その制御方法およびそのプログラム |
-
1994
- 1994-06-15 JP JP6132736A patent/JPH086845A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067186A (ja) * | 2005-08-31 | 2007-03-15 | Hitachi High-Tech Instruments Co Ltd | 電子部品装着装置 |
| JP2017041815A (ja) * | 2015-08-21 | 2017-02-23 | 日本電信電話株式会社 | Ｉｐ網加入者収容装置制御システム、その制御方法およびそのプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |