JPH0865044A

JPH0865044A - 発振器

Info

Publication number: JPH0865044A
Application number: JP11765895A
Authority: JP
Inventors: Tadataka Oe; 忠孝大江; Tsutomu Nakanishi; 努中西; Takeshi Ikeda; 毅池田
Original assignee: Individual
Current assignee: Individual
Priority date: 1994-05-23
Filing date: 1995-04-20
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】発振周波数を大幅に調整することが可能で、
安定に動作する発振器を得ること。【構成】ＦＥＴのソースおよびドレインに発生する同
相および逆相の信号をインダクタあるいは抵抗を介して
合成することにより所定の位相シフトを行う２つの移相
回路10、30と、後段の移相回路30の出力信号の位相を変
えずに増幅する非反転回路50と、非反転回路50から出力
される信号を前段の移相回路10の入力側に帰還させる帰
還抵抗70とを含んで構成されている。移相回路10、30内
のインダクタと抵抗からなる直列回路の時定数を変化さ
せて発振周波数を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、発振周波数を大幅に
調整することが可能な発振器に関する。

【０００２】

【従来の技術】正弦波発振器として従来より能動素子お
よびリアクタンス素子を使用した各種の発振回路が提案
され実用化されている。

【０００３】

【発明が解決しようとする課題】正弦波発振器として、
図３７に示すウィーン・ブリッジ型発振器、図３８に示
すブリッジＴ型発振器が従来より知られている。

【０００４】図３７より明らかなように、ウィーン・ブ
リッジ型発振器においては、周波数を変化させるために
キャパシタＣと可変抵抗Ｒsとの直列回路の可変抵抗Ｒs
の抵抗値と、キャパシタＣと可変抵抗Ｒpとの並列回路
の可変抵抗Ｒpの抵抗値とを連動して変化させなければ
ならないが、直列回路の可変抵抗Ｒsの抵抗値と並列回
路の可変抵抗Ｒpの抵抗値に連動誤差が生じると、増幅
器Ａに入力される電圧が増減するので、その結果、発振
出力が変動する。そして、発振出力が小さくなれば発振
が停止し、大きくなれば発振出力に著しい歪みを生じる
ことになる。

【０００５】通常、正弦波発振器の出力変動を少なくす
るように安定化することは難しく、その安定化手段は増
幅器の振幅特性に非線形を付加すること、すなわち、出
力の大きさによってその増幅度が変化するような特性を
付加することになる。

【０００６】このように特性を付加することは増幅器の
直線性を悪化させることになるから、出力波形の歪率を
悪化させることになり、出力電圧の安定性と歪率とは二
率背反の関係にある。

【０００７】直列回路の抵抗Ｒsと並列回路の可変抵抗
Ｒpの比を一定に保って変化させることは、回路を集積
回路化して、外部から電圧制御の手法で可変抵抗を変化
させる場合には特に困難である。

【０００８】ウィーン・ブリッジ型発振器に限らず、図
３８に示すブリッジＴ型発振器や移相型発振器でも同様
のことがいえる。

【０００９】さらに、発振周波数を大幅に調整し得る可
変周波数発振器を集積回路によって形成することも困難
である。

【００１０】そこで、この発明は、このような課題を解
決するために考えられたものである。

【００１１】

【課題を解決するための手段】上述した課題を解決する
ために、この発明の発振器は、入力された交流信号を同
相および逆相の交流信号に変換して出力する変換手段
と、前記変換手段によって変換された一方の交流信号を
インダクタを介して他方の交流信号を抵抗を介して合成
する合成手段とを含む２つの移相回路と、入力される交
流信号の位相を変えずに所定の増幅度で増幅して出力す
る非反転回路と、を備え、前記２つの移相回路および前
記非反転回路のそれぞれを縦続接続し、これら縦続接続
された複数の回路の中の最終段の出力を初段の入力側に
帰還させるとともに、これら複数の回路のいずれかから
正弦波発振出力を取り出すことを特徴とする。

【００１２】また、この発明の発振器は、入力された交
流信号を同相および逆相の交流信号に変換して出力する
変換手段と、前記変換手段によって変換された一方の交
流信号をインダクタを介して他方の交流信号を抵抗を介
して合成する合成手段とを含む２つの移相回路と、入力
される交流信号の位相を反転するとともに所定の増幅度
で増幅して出力する位相反転回路と、を備え、前記２つ
の移相回路および前記位相反転回路のそれぞれを縦続接
続し、これら縦続接続された複数の回路の中の最終段の
出力を初段の入力側に帰還させるとともに、これら複数
の回路のいずれかから正弦波発振出力を取り出すことを
特徴とする。

【００１３】また、この発明の発振器は、入力された交
流信号を同相および逆相の交流信号に変換して出力する
変換手段と、変換された前記２つの交流信号を第１のイ
ンダクタおよび第１の抵抗を介して合成して移相する手
段とよりなる第１段目の移相回路と、入力された交流信
号を同相および逆相の交流信号に変換して出力する変換
手段と、変換された前記２つの交流信号を第２の抵抗お
よび第２のインダクタを介して合成して、前記第１段目
の移相回路とは反対方向に移相する手段とよりなる第２
段目の移相回路と、前記第２段目の移相回路の出力を前
記第１段目の移相回路の入力へ帰還する回路と、を備え
ることを特徴とする。

【００１４】また、この発明の発振器は、入力された交
流信号を同相および逆相の交流信号に変換して出力する
変換手段と、変換された前記２つの交流信号を第１のイ
ンダクタおよび第１の抵抗を介して合成して移相する手
段とよりなる第１段目の移相回路と、入力された交流信
号を同相および逆相の交流信号に変換して出力する変換
手段と、変換された前記２つの交流信号を第２の抵抗お
よび第２のインダクタを介して合成して、前記第１段目
の移相回路と同じ方向に移相する第２段目の移相回路
と、前記第２段目の移相回路の出力の位相を反転する位
相反転回路と、前記位相反転回路の出力を前記第１段目
の移相回路の入力へ帰還する回路と、を備えることを特
徴とする。

【００１５】

【実施例】以下、この発明を適用した一実施例の発振器
について、図面を参照しながら具体的に説明する。

【００１６】以下の実施例の発振器の特徴は、交流信号
の位相をシフトさせる前段の移相回路と、前段の移相回
路と入出力電圧間の位相関係が反対となるように交流信
号をシフトさせる後段の移相回路と、後段の移相回路の
出力を位相を変えずに所定の増幅度で増幅して出力する
非反転回路とによって閉回路を形成して、この閉回路の
利得を１より大きく設定し、閉回路の位相差の総和が０
°となる周波数で発振動作をさせることにある。

【００１７】あるいは、以下の実施例の発振器の特徴
は、交流信号の位相をシフトさせる前段の移相回路と、
前段の移相回路と入出力電圧間の位相関係が同じになる
ように交流信号をシフトさせる後段の移相回路と、後段
の移相回路の出力を位相を反転するとともに所定の増幅
度で増幅して出力する位相反転回路とによって閉回路を
形成して、この閉回路の利得を１より大きく設定し、閉
回路の位相差の総和が０°となる周波数で発振動作をさ
せることにある。

【００１８】（第１実施例）図１は、この発明を適用し
た第１実施例の発振器の構成を示す回路図である。同図
に示す発振器１は、それぞれが入力信号の位相を所定量
シフトさせることにより所定の周波数において合計で０
°の位相シフトを行う２つの移相回路10、30と、移相回
路30の出力信号の位相を変えずに所定の増幅度で増幅し
て出力する非反転回路50と、非反転回路50の出力を前段
の移相回路10の入力側に帰還させる帰還抵抗70とを含ん
で構成されている。この帰還抵抗70は０Ωから有限の抵
抗値を有している。

【００１９】図２は、図１に示した前段の移相回路10の
構成を抜き出して示したものである。同図に示す前段の
移相回路10は、ゲートが入力端22に接続されたＦＥＴ12
と、このＦＥＴ12のソース・ドレイン間に直列に接続さ
れた可変抵抗14およびインダクタ17と、ＦＥＴ12のドレ
インと正電源との間に接続された抵抗18と、ＦＥＴ12の
ソースと負電源との間に接続された抵抗20とを含んで構
成されている。

【００２０】なお、インダクタ17とＦＥＴ12のドレイン
との間に挿入されているキャパシタ19は直流電流阻止用
であり、そのインピーダンスは動作周波数において極め
て小さく、すなわち大きな静電容量を有している。ま
た、図１に示した移相回路10の前段に設けられたキャパ
シタ72も直流電流阻止用であり、そのインピーダンスは
動作周波数において極めて小さく、すなわち大きな静電
容量を有している。さらに、直列接続された２つの抵抗
25、26は、電源電圧を分圧してＦＥＴ12に適切なバイア
ス電圧を印加するためのものである。

【００２１】ここで、上述したＦＥＴ12のソースおよび
ドレインに接続された２つの抵抗20、18の抵抗値はほぼ
等しく設定されており、入力端22に印加される入力電圧
の交流成分に着目すると、位相が一致した信号がＦＥＴ
12のソースから、位相が反転した信号がＦＥＴ12のドレ
インからそれぞれ出力されるようになっている。

【００２２】この実施例では、正電源と負電源によって
電源電圧を印加しているが、負電源側をアースに置き換
えて単一電源で動作させてもよい。さらに、ＦＥＴ12は
セルフバイアスとすることができることから、抵抗25を
省略して抵抗26のみによってＦＥＴ12のバイアス電圧を
印加するようにしてもよい。

【００２３】このような構成を有する移相回路10におい
て、所定の交流信号が入力端22に入力されると、すなわ
ちＦＥＴ12のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ12のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ12のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥiとする。

【００２４】このＦＥＴ12のソース・ドレイン間には可
変抵抗14とインダクタ17とにより構成される直列回路が
接続されている。したがって、ＦＥＴ12のソースおよび
ドレインに現れる電圧のそれぞれを可変抵抗14あるいは
インダクタ17を介して合成した信号が出力端24から出力
される。

【００２５】図３は、移相回路10の入出力電圧とインダ
クタ等に現れる電圧との関係を示すベクトル図である。

【００２６】ＦＥＴ12のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥiの交
流電圧が現れるため、ソース・ドレイン間の電位差（交
流成分）は２Ｅiとなる。また、インダクタ17の両端に
現れるＶL1と可変抵抗14の両端に現れる電圧ＶR1とは互
いに９０°位相がずれており、これらをベクトル的に合
成（加算）したものが、ＦＥＴ12のソース・ドレイン間
の電位差２Ｅiに等しくなる。

【００２７】したがって、図３に示すように、電圧Ｅi
の２倍を斜辺とし、インダクタ17の両端電圧ＶL1と可変
抵抗14の両端電圧ＶR1とが直交する２辺を構成する直角
三角形を形成することになる。このため、入力信号の振
幅が一定で周波数のみが変化した場合には、図３に示す
半円の円周に沿ってインダクタ17の両端電圧ＶL1と可変
抵抗14の両端電圧ＶR1とが変化する。

【００２８】ところで、インダクタ17と可変抵抗14の接
続点と負電源との電位差を出力電圧Ｅoとして取り出す
ものとすると、この出力電圧Ｅoは、図３に示した半円
においてその中心点を始点とし、電圧ＶL1と電圧ＶR1と
が交差する円周上の一点を終点とするベクトルで表すこ
とができ、その大きさは半円の半径Ｅiに等しくなる。
しかも、入力信号の周波数が変化しても、このベクトル
の終点は円周上を移動するだけであるため、周波数に応
じて出力振幅が変化しない安定した出力を得ることがで
きる。

【００２９】また、図３から明らかなように、電圧ＶL1
と電圧ＶR1とは円周上で直角に交わるため、理論的には
ＦＥＴ12のゲートに印加される入力電圧と電圧ＶL1との
位相差は、周波数ωが０から∞まで変化するに従って９
０°から０°まで変化する。そして、移相回路10全体の
位相シフト量φ1はその２倍であり、周波数に応じて１
８０°から０°まで変化する。

【００３０】次に、上述した入出力電圧間の関係を定量
的に検証する。図４は、上述した移相回路10を等価的に
表した図である。

【００３１】ＦＥＴ12のソースおよびドレインには、Ｆ
ＥＴ12のゲートに印加される入力電圧と同相あるいは逆
相の電圧がそれぞれ発生するため、これら２つの電圧を
発生する２つの電圧源27、28に置き換えて考えることが
できる。このとき、図４に示す等価回路の閉ループに流
れる電流Ｉは、インダクタ17のインダクタンスをＬ、可
変抵抗14の抵抗値をＲとすると、

【数１】となる。また、図４に示す出力端24と負電源との電位差
を出力電圧Ｅoとして取り出すものとすると、電圧Ｅiと
出力電圧Ｅoを加算した電圧がインダクタ17の両端電圧
に等しいことから、

【数２】の関係が成立する。上述した(2)式に(1)式を代入して計
算すると、

【数３】となる。ここで、ＬＲ回路の時定数をＴ（＝Ｌ／Ｒ）と
した。

【００３２】この(3)式においてｓ＝ｊωを代入して変
形すると、

【数４】となる。(4)式から出力電圧Ｅoの絶対値を求めると、

【数５】となる。すなわち、(5)式は、この実施例の移相回路10
は入出力間の位相がどのように回転しても、その出力信
号の振幅は一定であることを表している。

【００３３】また、(4)式から出力電圧Ｅoの入力電圧に
対する位相シフト量φ1を求めると、

【数６】となる。この(6)式から、例えば、ωがほぼ１／Ｔ（＝
Ｒ／Ｌ）となるような周波数における位相シフト量φ1
はほぼ９０°となる。しかも、可変抵抗14の抵抗値Ｒを
可変することにより、位相シフト量φ1がほぼ９０°と
なる周波数ωを変化させることができる。

【００３４】図５は、図１に示した後段の移相回路30の
構成を抜き出して示したものである。同図に示す後段の
移相回路30は、ゲートが入力端42に接続されたＦＥＴ32
と、このＦＥＴ32のソース・ドレイン間に直列に接続さ
れたインダクタ37および可変抵抗34と、ＦＥＴ32のドレ
インと正電源との間に接続された抵抗38と、ＦＥＴ32の
ソースと負電源との間に接続された抵抗40とを含んで構
成されている。

【００３５】移相回路10と同様に、図５に示したＦＥＴ
32のソースおよびドレインに接続された２つの抵抗40、
38の抵抗値はほぼ等しく設定されており、入力端42に印
加される入力電圧の交流成分に着目すると、位相が一致
した信号がＦＥＴ32のソースから、位相が反転した信号
がＦＥＴ32のドレインからそれぞれ出力されるようにな
っている。

【００３６】また、インダクタ37とＦＥＴ12のソースと
の間に挿入されているキャパシタ39は直流電流阻止用で
あり、そのインピーダンスは動作周波数において極めて
小さく、すなわち大きな静電容量を有している。図１に
示した移相回路30の前段に設けられたキャパシタ48も直
流電流阻止用であり、交流成分のみが移相回路30に入力
される。また、抵抗46はＦＥＴ32に適切なバイアス電圧
を印加するためのものである。

【００３７】このような構成を有する移相回路30におい
て、所定の交流信号が入力端42に入力されると、すなわ
ちＦＥＴ32のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ32のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ32のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥiとする。

【００３８】このＦＥＴ32のソース・ドレイン間にはイ
ンダクタ37と可変抵抗34とにより構成される直列回路が
接続されている。したがって、ＦＥＴ32のソースおよび
ドレインに現れる電圧のそれぞれをインダクタ37あるい
は可変抵抗34を介して合成した信号が出力端44から出力
される。

【００３９】ＦＥＴ32のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥiの交
流電圧が現れるため、ソース・ドレイン間の電位差は２
Ｅiとなる。また、可変抵抗34の両端に現れる電圧ＶR2
とインダクタ37の両端に現れる電圧ＶL2とは互いに９０
°位相がずれており、これらをベクトル的に加算したも
のが、ＦＥＴ32のソース・ドレイン間の電位差２Ｅiに
等しくなる。

【００４０】したがって、図６に示すように、電圧Ｅi
の２倍を斜辺とし、可変抵抗34の両端電圧ＶR2とインダ
クタ37の両端電圧ＶL2とが直交する２辺を構成する直角
三角形を形成することになる。このため、入力信号の振
幅が一定で周波数のみが変化した場合には、図６に示す
半円の円周に沿って可変抵抗34の両端電圧ＶR2とインダ
クタ37の両端電圧ＶL2とが変化する。

【００４１】インダクタ37と可変抵抗34の接続点と負電
源との電位差を出力電圧Ｅoとして取り出すものとする
と、この出力電圧Ｅoは、図６に示した半円においてそ
の中心点を始点とし、電圧ＶR2と電圧ＶL2とが交差する
円周上の一点を終点とするベクトルで表すことができ、
その大きさは半円の半径Ｅiに等しくなる。しかも、入
力信号の周波数が変化しても、このベクトルの終点は円
周上を移動するだけであるため、周波数に応じて出力振
幅が変化しない安定した出力を得ることができる。

【００４２】また、図６から明らかなように、電圧ＶR2
と電圧ＶL2とは円周上で直角に交わるため、理論的には
ＦＥＴ32のゲートに印加される入力電圧と電圧ＶR2との
位相差は、周波数ωが０から∞まで変化するに従って０
°から９０°まで変化する。そして、移相回路30全体の
位相シフト量φ2はその２倍であり、周波数に応じて０
°から１８０°まで変化する。

【００４３】次に、上述した入出力電圧間の関係を定量
的に検証する。図７は、上述した移相回路30を等価的に
表した図である。

【００４４】ＦＥＴ32のソースおよびドレインには、ゲ
ートに印加される入力電圧と同相あるいは逆相の電圧が
それぞれ発生するため、上述した移相回路10の場合と同
様に、これら２つの電圧を発生する２つの電圧源27、28
に置き換えて考えることができる。このとき、図７に示
す等価回路の閉ループに流れる電流Ｉは、可変抵抗34の
抵抗値をＲ、インダクタ37のインダクタンスをＬとする
と、上述した(1)式で表すことができる。したがって、
図７に示す出力端44と負電源との電位差を出力電圧Ｅo
として取り出すものとすると、電圧Ｅi と出力電圧Ｅo
を加算した電圧が可変抵抗34の両端電圧に等しいことか
ら、

【数７】の関係が成立する。上述した(7)式に(1)式を代入して計
算すると、

【数８】となる。ここで、移相回路10の場合と同様にＬＲ回路の
時定数をＴとした。

【００４５】この(8)式においてｓ＝ｊωを代入して変
形すると、

【数９】となる。

【００４６】上述した(8)式および(9)式は、移相回路10
について計算した(3)式および(4)式と符号のみ異なって
いる。したがって、出力電圧Ｅoの絶対値は(5)式をその
まま適用することができ、移相回路30は、入出力間の位
相がどのように回転しても、その出力信号の振幅は一定
であることを表している。

【００４７】また、(9)式から出力電圧Ｅoの入力電圧に
対する位相シフト量φ2を求めると、

【数１０】となる。この(10)式から、例えば、ωがほぼ１／Ｔ（＝
Ｒ／Ｌ）となるような周波数における位相シフト量φ2
はほぼ９０°となる。しかも、可変抵抗34の抵抗値Ｒを
可変することにより、位相シフト量φ2がほぼ９０°と
なる周波数ωを変化させることができる。

【００４８】このようにして、２つの移相回路10、30の
それぞれにおいて位相が所定量シフトされる。しかも、
図３および図６に示すように、各移相回路10、30におけ
る入出力電圧の相対的な位相関係は反対方向であって、
ある周波数において２つの移相回路10、30の全体により
位相シフト量が０°の信号が出力される。

【００４９】また、図１に示した非反転回路50は、ドレ
インと正電源との間に抵抗54が、ソースと負電源との間
に抵抗56がそれぞれ接続されたＦＥＴ52と、ベースがＦ
ＥＴ52のドレインに接続されているとともにコレクタが
抵抗60を介してソースに接続されたトランジスタ58とを
含んで構成されている。なお、非反転回路50の前段に設
けられた抵抗62はＦＥＴ52に適切なバイアス電圧を印加
するためのものであり、キャパシタ64は移相回路30の出
力から直流成分を取り除く直流電流阻止用であって交流
成分のみが非反転回路50に入力される。

【００５０】ＦＥＴ52は、ゲートに交流信号が入力され
ると、逆相の信号をドレインから出力する。また、トラ
ンジスタ58は、ベースにこの逆相の信号が入力される
と、さらに位相を反転した信号、すなわちＦＥＴ52のゲ
ートに入力された信号の位相を基準に考えると同相の信
号をコレクタから出力し、この同相の信号が非反転回路
50から出力される。この非反転回路50の出力は、出力端
子92から発振器１の出力として取り出されるとともに、
帰還抵抗70を介して前段の移相回路10の入力側に帰還さ
れている。

【００５１】また、上述した非反転回路50の増幅度は、
上述した抵抗54、56、60の各抵抗値によって決まり、こ
れら各抵抗の抵抗値を調整することにより、図１に構成
を示す発振器１のループゲインが１以上に設定されてい
る。すなわち、実際には信号振幅の減衰が生じてループ
ゲインが１よりかなり小さくなるため、この減衰分を非
反転回路50による増幅で補うことにより、ループゲイン
を１以上に設定することが可能となる。このようにルー
プゲインを１以上に設定することにより、閉ループを一
巡したときに位相シフト量が０°となるような周波数で
正弦波発振が行われる。

【００５２】図８は、上述した構成を有する２つの移相
回路10、30と非反転回路50の全体を伝達関数Ｋ1を有す
る回路に置き換えたシステム図であり、伝達関数Ｋ1を
有する回路と抵抗値Ｒ0の帰還抵抗70とによって閉ルー
プが形成されている。図９は、図８に示すシステムをミ
ラーの定理によって変換したシステム図であり、同図に
示すように抵抗値Ｒ0を有する帰還抵抗70を入力シャン
ト抵抗に変換すると、その抵抗値Ｒsは、

【数１１】で表すことができる。

【００５３】この式において、Ｋ1が１より大きい場合
を考えると、入力シャント抵抗Ｒsは負性抵抗となるこ
とがわかる。

【００５４】伝達関数Ｋ1を有する理想的な移相回路
（オール・パス・ネットワーク）で任意の有限な周波数
において位相シフト量が０°である条件を満たすものと
すれば、この周波数において、選択的に負性抵抗を実現
することになり、発振が可能となる。実際には入力シャ
ント抵抗は移相回路の入力インピーダンスと並列接続さ
れた形となり、これらを合成したものが負性抵抗となる
必要があるが、帰還抵抗70の抵抗値Ｒ0を低く設定した
り、移相回路の入力インピーダンスを高く設定すること
は設計上極めて容易であるため、理論上は移相回路の入
力インピーダンスの影響を無視して考えることができ
る。

【００５５】ところで、(3)式から明らかなように、前
段の移相回路10の伝達関数Ｋ2は、

【数１２】であり、(8)式から明らかなように、後段の移相回路30
の伝達関数Ｋ3は、

【数１３】である。但し、移相回路10および30内の各ＣＲ回路の時
定数は異なる場合も想定し、それぞれをＴ₁、Ｔ₂とし
た。

【００５６】したがって、移相回路10と30を２段縦続接
続した場合の全体の伝達関数Ｋ1は、

【数１４】となる。なお、上述したように実際には２つの移相回路
10、30の後段に非反転回路50を接続してループゲインを
１以上に設定しているが、(12)式および(13)式によって
表される伝達関数Ｋ2、Ｋ3は各移相回路において信号振
幅の減衰が生じないものとして求めたものであり、(14)
式により求めた伝達関数Ｋ1は、実際に２つの移相回路1
0、30に非反転回路50を接続した全体の伝達関数と同じ
になる。

【００５７】ここで、計算を簡単にするために、ｓ＝ｊ
ω、ｓ²=−ω²、Ａ＝１＋Ｔ₁・Ｔ₂・ｓ²＝１−Ｔ₁・Ｔ₂
・ω₂、Ｂ＝Ｔ₁＋Ｔ₂とおくと、

【数１５】となる。この(15)式において、移相回路10、30を２段接
続した全体の入出力間の位相差が０°となるには、(15)
式の右辺の虚数項が０にならなければならないので、次
の式が成立する。

【数１６】したがって、１−Ｔ₁・Ｔ₂・ω²＝０またはω＝０とな
る。ここで、ω＝０の場合は入力信号が直流の場合であ
って位相差が１８０°となるので、結局他方の条件（１
−Ｔ₁・Ｔ₂・ω²＝０）を満たすω＝１／√（Ｔ₁・Ｔ₂)
のときに位相差が０°となる。この周波数において入力
シャント抵抗Ｒsは負性抵抗となって、発振電圧条件と
周波数条件を同時に満たすことになる。

【００５８】このように、２つの移相回路10、30を組み
合わせることにより、閉ループを一巡する信号の位相シ
フト量をある周波数において０°とすることができ、こ
のときのループゲインを１以上に設定することにより正
弦波発振が持続される。また、位相シフト量が０°とな
る周波数は、各移相回路10、30内の可変抵抗14あるいは
34の抵抗値を変えることにより変化させることができる
ため、容易に周波数可変型の発振器を実現することがで
きる。

【００５９】また、この実施例の発振器１において、イ
ンダクタ17および37は、写真触刻法等によりスパイラル
状の導体を形成することによって半導体基板上へ形成す
ることが可能となるが、このようなインダクタ17および
37を用いることにより、それ以外の構成部品（ＦＥＴや
抵抗あるいはキャパシタ）とともに発振器１の全体を半
導体基板上に形成して集積回路とすることも容易であ
る。但し、この場合にはインダクタ17および37が有する
インダクタンスは極めて小さくなるため、発振周波数が
高くなる。別の見方をすれば、発振器１の発振周波数は
Ｒ／Ｌに比例し、この中でインダクタンスＬは集積化等
により小さくすることが容易であるため、発振周波数の
高周波化に適している。

【００６０】なお、図１に示した第１実施例の発振器１
は、移相回路10、30および非反転回路50のそれぞれの間
に直流電流阻止用のキャパシタを設けるとともにＦＥＴ
のゲートにバイアス印加用の抵抗を接続して最適な動作
点で各回路が動作するようにしたが、図１０に示すよう
に直流電流阻止用のキャパシタ等を省略した状態で適切
な動作点となるように各素子の素子定数を調整するよう
にしてもよい。

【００６１】また、第１実施例の発振器１では、前段に
移相回路10を、後段に移相回路30をそれぞれ配置した
が、これらの全体によって入出力信号間の位相シフト量
が０°となればよいことから、図１１に示すようにこれ
らの前後を入れ換えて前段に移相回路30を、後段に移相
回路10をそれぞれ配置して発振器１ａを構成するように
してもよい。

【００６２】また、上述したこの実施例の発振器１等に
含まれる非反転回路50は、バイポーラトランジスタ58を
含んで構成したが、これをＦＥＴに置き換えて、２段の
ソース接地回路によって構成するようにしてもよい。こ
の場合には、発振器１等に使用されるトランジスタの全
てがＦＥＴで統一されるため、製造プロセスの簡略化が
可能となる。

【００６３】（第２実施例）上述した第１実施例の発振
器１は、構成が異なる２つの移相回路10および30を組み
合わせて構成したが、同じ構成を有する２つの移相回路
を組み合わせて発振器を構成するようにしてもよい。

【００６４】図１に示す発振器１に含まれる一方の移相
回路10は図２に示した基本構成を有しており、移相回路
10の入力と出力との間には(3)式で表される関係が成立
する。以下では、図２に示す構成を有する移相回路10を
(3)式中の分数の符号を用いて便宜上「−型の移相回
路」と称して説明を行う。また、図１に示す発振器１に
含まれる他方の移相回路30は図５に示した基本構成を有
しており、移相回路30の入力と出力との間には(8)式で
表された関係が成立する。以下では、図５に示す構成を
有する移相回路30を(8)式中の分数の符号を用いて便宜
上「＋型の移相回路」と称して説明を行う。

【００６５】このように各移相回路を便宜上２つのタイ
プに分類した場合には、第１実施例の発振器１は、タイ
プが異なる２つの移相回路10および30を組み合わせるこ
とにより、全体としての位相シフト量が０°となる周波
数において発振動作を行うようになっている。

【００６６】ところで、１つの−型の移相回路10の後段
に信号の位相を反転させる位相反転回路を接続した場合
のその全体の入出力間の関係に着目すると、(3)式にお
いて分数の符号「−」を反転して「＋」にすればよく、
１つの−型の移相回路の後段に位相反転回路を接続した
構成が１つの＋型の移相回路に等価であるといえる。同
様に、１つの＋型の移相回路30の後段に信号の位相を反
転させる位相反転回路を接続した場合のその全体の入出
力間の関係に着目すると、(8)式において分数の符号
「＋」を反転して「−」にすればよく、１つの＋型の移
相回路の後段に位相反転回路を接続した構成が１つの−
型の移相回路に等価であるといえる。

【００６７】したがって、第１実施例においてタイプが
異なる２つの移相回路10および30を組み合わせて発振器
を構成する代わりに、同タイプの２つの移相回路と位相
反転回路を組み合わせて発振器を構成することができ
る。

【００６８】図１２は、第２実施例の発振器の構成を示
す図である。同図に示す発振器１ｂは、図２に示す−型
の２つの移相回路10と、後段の移相回路10の出力信号の
位相をさらに反転する位相反転回路80と、位相反転回路
80の出力を前段の移相回路10の入力側に帰還させる帰還
抵抗70とを含んで構成されている。

【００６９】位相反転回路80は、ドレインと正電源との
間に抵抗84が、ソースと負電源との間に抵抗86がそれぞ
れ接続されたＦＥＴ82を含んで構成されている。ＦＥＴ
82のゲートに交流信号が入力されると、ＦＥＴ82のドレ
インからは位相が反転した逆相の信号が出力される。ま
た、この位相反転回路80は、２つの抵抗84、86の抵抗比
によって定まる所定の増幅度を有する。

【００７０】このような構成を有する位相反転回路80を
用いることにより、入力信号の位相を反転するととも
に、増幅度を調整して発振器１ｂのループゲインを１以
上に設定することが容易となる。

【００７１】ところで、上述した第１実施例で説明した
ように、−型の２つの移相回路10のそれぞれは、入力信
号の周波数ωが０から∞まで変化するにしたがって位相
シフト量が１８０°から０°まで変化する。例えば、２
つの移相回路10内のＬＲ回路の時定数が同じであると仮
定し、これをＴとおくと、ω＝１／Ｔの周波数では２つ
の移相回路10のそれぞれにおける位相シフト量が９０°
となる。したがって、２つの移相回路10の全体によって
位相が１８０°シフトされ、さらに後段に接続された位
相反転回路80によって位相が反転され、全体として、位
相が一巡して位相シフト量が０°となる信号が位相反転
回路80から出力される。この位相反転回路80の出力を帰
還抵抗70を介して前段の移相回路10の入力側に帰還させ
ることにより、周波数ωを有する正弦波発振が行われ
る。

【００７２】２つの移相回路10のそれぞれの伝達関数Ｋ
21は、それぞれの移相回路10内のＬＲ回路の時定数をＴ
すると、(12)式においてＴ₁をＴに置き換えて、

【数１７】となる。したがって、これら２つの移相回路10を縦続接
続し、さらにその後段に位相反転回路80を接続した場合
の全体の伝達関数Ｋ11は、

【数１８】となる。この(18)式の右辺は、第１実施例において(14)
式に示した伝達関数Ｋ1のＴ₁とＴ₂をＴに置き換えたも
のに等しい。すなわち、(18)式は第１実施例において示
した２つの移相回路10、30と非反転回路50とを接続した
場合の全体の伝達関数に等しいものであり、この実施例
において同タイプの２つの移相回路10と位相反転回路80
とを接続した構成が、第１実施例において図１に示した
構成に等価であることがわかる。

【００７３】したがって、第２実施例の発振器１ｂにお
いて、位相反転回路80の増幅度を適切な値にしてループ
ゲインを１以上に設定することにより、一巡したときに
位相シフト量が０°となるような周波数で正弦波発振が
持続される。

【００７４】また、各移相回路10内の可変抵抗14の抵抗
値Ｒを可変することにより、各移相回路10における位相
シフト量を変えることができるため、２つの移相回路10
の全体により合計で位相シフト量が０°となる周波数を
変えることができ、容易に周波数可変型の発振器１ｂを
実現することができる。

【００７５】また、この実施例の発振器１ｂにおいて、
インダクタ17は、写真触刻法等によりスパイラル状の導
体を形成することによって半導体基板上へ形成すること
が可能となるが、このようなインダクタ17を用いること
により、それ以外の構成部品（ＦＥＴや抵抗あるいはキ
ャパシタ）とともに発振器１ｂの全体を半導体基板上に
形成して集積回路とすることも容易である。また、集積
化した場合には容易に発振周波数を高周波化することが
できる。

【００７６】なお、図１２に示した第２実施例の発振器
１ｂは、２つの移相回路10と位相反転回路80のそれぞれ
の間に直流電流阻止用のキャパシタを設けるとともにＦ
ＥＴのゲートにバイアス印加用の抵抗を接続して最適な
動作点で各回路が動作するようにしたが、図１３に示す
ように直流電流阻止用のキャパシタ等を省略した状態で
適切な動作点となるように各素子の素子定数を調整する
ようにしてもよい。

【００７７】（第３実施例）上述した第２実施例の発振
器１ｂでは−型の２つの移相回路10を接続した場合を説
明したが、＋型の移相回路30を２段接続することにより
発振器を構成するようにしてもよい。

【００７８】図１４は、第３実施例の発振器の構成を示
す図である。同図に示す発振器１ｃは、図５に示す＋型
の２つの移相回路30と、後段の移相回路30の出力信号の
位相をさらに反転する位相反転回路80と、位相反転回路
80の出力を前段の移相回路30の入力側に帰還させる帰還
抵抗70とを含んで構成されている。

【００７９】位相反転回路80は、第２実施例において図
１２に示したものであり、ＦＥＴ82のゲートに交流信号
が入力されると、このＦＥＴ82のドレインからは位相が
反転した逆相の信号が出力される。

【００８０】上述した第１実施例で説明したように、＋
型の２つの移相回路30のそれぞれは、入力信号の周波数
ωが０から∞まで変化するにしたがって位相シフト量が
０°から１８０°まで変化する。例えば、２つの移相回
路30内のＬＲ回路の時定数が同じであると仮定し、その
値をＴとおくと、ω＝１／Ｔの周波数では２つの移相回
路30のそれぞれにおける位相シフト量が９０°となる。
したがって、２つの移相回路30の全体によって位相が１
８０°シフトされ、さらに後段に接続された位相反転回
路80によって位相が反転され、全体として、位相が一巡
して位相シフト量が０°となる信号が位相反転回路80か
ら出力される。この位相反転回路80の出力を帰還抵抗70
を介して前段の移相回路30の入力側に帰還させることに
より、周波数ωを有する正弦波発振が行われる。

【００８１】２つの移相回路30の伝達関数Ｋ31は、それ
ぞれの移相回路内のＬＲ回路の時定数をＴとすると、(1
3)式においてＴ₂をＴに置き換えて、

【数１９】となる。この伝達関数Ｋ31は(17)式に示した移相回路10
の伝達関数Ｋ21の符号「−」を「＋」に置き換えたもの
であり、２つの移相回路30を縦続接続し、さらにその後
段に位相反転回路80を接続した場合の全体の伝達関数Ｋ
12は、

【数２０】となって、第２実施例において(18)式に示した伝達関数
Ｋ11と同じとなる。

【００８２】すなわち、この実施例において同タイプの
２つの移相回路30と位相反転回路80とを接続した構成
が、第１実施例においてタイプが異なる２つの移相回路
10、30と非反転回路50とを接続した構成や、第２実施例
において−型の２つの移相回路10と位相反転回路80とを
接続した構成に等価であるといえる。

【００８３】したがって、第３実施例の発振器１ｃにお
いて、位相反転回路80の増幅度を適切な値にしてループ
ゲインを１以上に設定することにより、一巡したときに
位相シフト量が０°となるような周波数で正弦波発振が
持続される。

【００８４】また、各移相回路30内の可変抵抗34の抵抗
値Ｒを可変することにより、各移相回路30における位相
シフト量を変えることができるため、２つの移相回路30
の全体により合計で位相シフト量が０°となる周波数を
変えることができ、容易に周波数可変型の発振器１ｃを
実現することができる。

【００８５】また、この実施例の発振器１ｃにおいて、
インダクタ17は、写真触刻法等によりスパイラル状の導
体を形成することによって半導体基板上へ形成すること
が可能となるが、このようなインダクタ37を用いること
により、それ以外の構成部品（ＦＥＴや抵抗あるいはキ
ャパシタ）とともに発振器１ｃの全体を半導体基板上に
形成して集積回路とすることも容易である。また、集積
化した場合には容易に発振周波数を高周波化することが
できる。

【００８６】なお、図１４に示した第３実施例の発振器
１ｃは、２つの移相回路30と位相反転回路80のそれぞれ
の間に直流電流阻止用のキャパシタを設けるとともにＦ
ＥＴのゲートにバイアス印加用の抵抗を接続して最適な
動作点で各回路が動作するようにしたが、図１５に示す
ように直流電流阻止用のキャパシタ等を省略した状態で
適切な動作点となるように各素子の素子定数を調整する
ようにしてもよい。

【００８７】（その他の実施例）ところで、上述した各
実施例の発振器は、２つの移相回路と非反転回路あるい
は２つの移相回路と位相反転回路によって構成されてお
り、接続された３つの回路の全体によって所定の周波数
において合計の位相シフト量を０°にすることにより所
定の発振を行うようになっている。したがって、位相シ
フト量だけに着目すると、３つの回路をどのような順番
で接続するかはある程度の自由度があり、必要に応じて
接続順番を決めることができる。

【００８８】図１６および図１７は、タイプが異なる２
つの移相回路を組み合わせて発振器を構成した場合にお
いて、２つの移相回路10、30と非反転回路50の接続状態
を示す図である。なお、これらの図において、帰還側イ
ンピーダンス素子70ａは、最も一般的には図１等に示す
ように帰還抵抗70を使用する。但し、帰還側インピーダ
ンス素子70ａをキャパシタあるいはインダクタにより形
成したり、抵抗やキャパシタあるいはインダクタを組み
合わせて形成してもよい。

【００８９】図１６(Ａ)には２つの移相回路10、30の後
段に非反転回路50を配置した構成が示されており、図１
に示した発振器１に対応している。図１６(Ｂ)には２つ
の移相回路30、10の後段に非反転回路50を配置した構成
が示されており、図１１に示した発振器１ａに対応して
いる。このように、後段に非反転回路50を配置した場合
には、この非反転回路50に出力バッファの機能を持たせ
ることにより、大きな出力電流を取り出すこともでき
る。

【００９０】図１６(Ｃ)には２つの移相回路10、30の中
間に非反転回路50を配置した構成が、図１６(Ｄ)には２
つの移相回路30、10の中間に非反転回路50を配置した構
成がそれぞれ示されている。このように、中間に非反転
回路50を配置した場合には、前段の移相回路10あるいは
30と後段の移相回路30あるいは10の相互干渉を完全に防
止することができる。

【００９１】図１７(Ａ)には２つの移相回路10、30の前
段に非反転回路50を配置した構成が、図１７(Ｂ)には２
つの移相回路30、10の前段に非反転回路50を配置した構
成がそれぞれ示されている。このように、前段に非反転
回路50を配置した場合には、前段の移相回路10あるいは
30に対する帰還側インピーダンス素子70ａの影響を最小
限に抑えることができる。

【００９２】同様に、図１８および図１９は、同タイプ
の２つの移相回路を組み合わせて発振器を構成した場合
において、２つの移相回路10あるいは30と位相反転回路
80の接続状態を示す図である。なお、これらの図におい
て、帰還側インピーダンス素子70ａは、最も一般的には
図１２等に示すように帰還抵抗70を使用する。但し、帰
還側インピーダンス素子70ａをキャパシタあるいはイン
ダクタにより形成したり、抵抗やキャパシタあるいはイ
ンダクタを組み合わせて形成してもよい。

【００９３】図１８(Ａ)には２つの移相回路10の後段に
位相反転回路80を配置した構成が示されており、図１２
に示した発振器１ｂに対応している。図１８(Ｂ)には２
つの移相回路30の後段に位相反転回路80を配置した構成
が示されており、図１４に示した発振器１ｃに対応して
いる。このように、後段に位相反転回路80を配置した場
合には、この位相反転回路80に出力バッファの機能を持
たせることにより、大きな出力電流を取り出すこともで
きる。

【００９４】図１８(Ｃ)には２つの移相回路10の間に位
相反転回路80を配置した構成が、図１８(Ｄ)には２つの
移相回路30の間に位相反転回路80を配置した構成がそれ
ぞれ示されている。このように、中間に位相反転回路80
を配置した場合には、２つの移相回路間の相互干渉を完
全に防止することができる。

【００９５】図１９(Ａ)には２つの移相回路10の前段に
位相反転回路80を配置した構成が、図１９(Ｂ)には２つ
の移相回路30の前段に位相反転回路80を配置した構成が
それぞれ示されている。このように、前段に位相反転回
路80を配置した場合には、前段の移相回路10あるいは30
に対する帰還側インピーダンス素子70ａの影響を最小限
に抑えることができる。

【００９６】また、上述した各実施例において示した移
相回路10、30には可変抵抗14あるいは34が含まれてい
る。これらの可変抵抗14、34は、具体的には接合型ある
いはＭＯＳ型のＦＥＴを用いて実現することができる。

【００９７】図２０は、各実施例において示した２種類
の移相回路内の可変抵抗14あるいは34をＦＥＴに置き換
えた場合の移相回路の構成を示す図である。

【００９８】同図(Ａ)には、図１等に示した一方の移相
回路10において、可変抵抗14をＦＥＴに置き換えた構成
が示されている。同図(Ｂ)には、図１等に示した他方の
移相回路30において、可変抵抗34をＦＥＴに置き換えた
構成が示されている。

【００９９】このように、ＦＥＴのソース・ドレイン間
に形成されるチャネルを抵抗体として利用して可変抵抗
14あるいは34の代わりに使用すると、ゲート電圧を可変
に制御してこのチャネル抵抗をある範囲で任意に変化さ
せて各移相回路における位相シフト量を変えることがで
きる。したがって、各発振器において一巡する信号の位
相シフト量が０°となる周波数を変えることができるた
め、発振周波数を任意に変更することができる。

【０１００】なお、図２０に示した各移相回路は、可変
抵抗を１つのＦＥＴ、すなわちｐチャネルあるいはｎチ
ャネルのＦＥＴによって構成したが、ｐチャネルのＦＥ
ＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵
抗を構成し、各ＦＥＴのゲートとサブストレート間に大
きさが等しく極性が異なるゲート電圧を印加するように
してもよい。抵抗値を可変する場合にはこのゲート電圧
の大きさを変えればよい。このように、２つのＦＥＴを
組み合わせて可変抵抗を構成することにより、ＦＥＴの
非線形領域の改善を行うことができるため、発振出力の
歪みを少なくすることができる。

【０１０１】また、上述した各実施例において示した移
相回路10あるいは30は、インダクタ17、37と直列に接続
された可変抵抗14あるいは34の抵抗値を変化させて位相
シフト量を変化させることにより全体の発振周波数を変
えるようにしたが、インダクタ17、37を可変インダクタ
によって形成し、そのインダクタンスを変化させること
により全体の発振周波数を変えるようにしてもよい。

【０１０２】図２１は、各実施例において示した２種類
の移相回路内のインダクタ17あるいは37を可変インダク
タに置き換えた場合の移相回路の構成を示す図である。

【０１０３】同図(Ａ)には、図１等に示した一方の移相
回路10において、可変抵抗14を固定抵抗に置き換えると
ともにインダクタ17を可変インダクタ17ａに置き換えた
構成が示されている。同図(Ｂ)には、図１等に示した他
方の移相回路30において、可変抵抗34を固定抵抗に置き
換えるとともにインダクタ37を可変インダクタ37ａに置
き換えた構成が示されている。

【０１０４】このように、インダクタ17あるいは37を可
変インダクタ17ａあるいは37ａに置き換えて、それらが
有するインダクタンスをある範囲で任意に変化させて各
移相回路における位相シフト量を変えることができる。
したがって、各発振器において一巡する信号の位相シフ
ト量が０°となる周波数を変えることができ、発振周波
数を任意に変更することができる。

【０１０５】ところで、上述した図２１(Ａ)、(Ｂ)では
可変インダクタ17ａあるいは37ａのインダクタンスのみ
を可変したが、同時に可変抵抗14あるいは34の抵抗値を
可変するようにしてもよい。図２１(Ｃ)には、図１等に
示した一方の移相回路10において、可変抵抗14を用いる
とともにインダクタ17を可変インダクタ17ａに置き換え
た構成が示されている。同図(Ｄ)には、図１等に示した
他方の移相回路30において、可変抵抗34を用いるととも
にインダクタ37を可変インダクタ37ａに置き換えた構成
が示されている。

【０１０６】また、図２１(Ｃ)、(Ｄ)に示した可変抵抗
を図２０に示したようにＦＥＴのチャネル抵抗を利用し
て形成することができることはいうまでもない。特に、
ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続
して１つの可変抵抗を構成し、各ＦＥＴのベースとサブ
ストレート間に大きさが等しく極性が異なるゲート電圧
を印加した場合には、ＦＥＴの非線形領域の改善を行う
ことができるため、発振出力の歪みを少なくすることが
できる。

【０１０７】このように、可変抵抗と可変インダクタを
組み合わせて移相回路を構成した場合であっても、可変
抵抗の抵抗値および可変インダクタのインダクタンスを
ある範囲で任意に変化させて各移相回路における位相シ
フト量を変えることができる。したがって、各発振器に
おいて一巡する信号の位相シフト量が０°となる周波数
を変えることができ、発振周波数を任意に変更すること
ができる。

【０１０８】また、上述したように可変抵抗や可変イン
ダクタを用いる場合の他、素子定数が異なる複数の抵抗
あるいはインダクタを用意しておいて、スイッチを切り
換えることにより、これら複数の素子の中から１つある
いは複数を選ぶようにしてもよい。この場合にはスイッ
チ切り換えにより接続する素子の個数および接続方法
（直列接続、並列接続あるいはこれらの組み合わせ）に
よって、素子定数を不連続に切り換えることができる。
例えば、可変抵抗の代わりに抵抗値がＲ、２Ｒ、４Ｒ、
…といった２のｎ乗の系列の複数の抵抗を用意しておい
て、１つあるいは任意の複数を選択して直列接続するこ
とにより、等間隔の抵抗値の切り換えをより少ない素子
で容易に実現することができる。

【０１０９】図２２は、上述した可変インダクタ17ａの
具体例を示す図であり、半導体基板上に形成された平面
構造の概略が示されている。なお、同図に示す可変イン
ダクタ17ａの構造は、そのまま可変インダクタ37ａにも
適用することができる。

【０１１０】同図に示す可変インダクタ17ａは、半導体
基板110上に形成された渦巻き形状のインダクタ導体112
と、その外周を周回するように形成された制御用導体11
4と、これらインダクタ導体112および制御用導体114の
両方を覆うように形成された絶縁性磁性体118とを含ん
で構成されている。

【０１１１】上述した制御用導体114は、制御用導体114
の両端に可変のバイアス電圧を印加するために可変電圧
電源116が接続され、この可変電圧電源116によって印加
する直流バイアス電圧を可変に制御することにより、制
御用導体114に流れるバイアス電流を変化させることが
できる。

【０１１２】また、半導体基板110は、例えばｎ型シリ
コン基板（ｎ−Ｓｉ基板）やその他の半導体材料（例え
ばゲルマニウムやアモルファスシリコン等の非晶質材
料）が用いられる。また、インダクタ導体112は、アル
ミニウムや金等の金属薄膜あるいはポリシリコン等の半
導体材料を渦巻き形状に形成している。

【０１１３】なお、図２２に示した半導体基板110に
は、可変インダクタ17ａの他に図１等に示した発振器の
他の構成部品が形成されている。

【０１１４】図２３は、図２２に示した可変インダクタ
17ａのインダクタ導体112および制御用導体114の形状を
さらに詳細に示す図である。

【０１１５】同図に示すように、内周側に位置するイン
ダクタ導体112は、所定ターン数（例えば約４ターン）
の渦巻き形状に形成されており、その両端には２つの端
子電極122、124が接続されている。同様に、外周側に位
置する制御用導体114は、所定ターン数（例えば約２タ
ーン）の渦巻き形状に形成されており、その両端には２
つの制御電極126、128が接続されている。

【０１１６】図２４は、図２３のＡ−Ａ線拡大断面図で
あり、インダクタ導体112と制御用導体114を含む絶縁性
磁性体118の横断面が示されている。

【０１１７】同図に示すように、半導体基板110表面に
絶縁性の磁性体膜118ａを介してインダクタ導体112およ
び制御用導体114が形成されており、さらにその表面に
絶縁性の磁性体膜118ｂが被覆形成されている。これら
２つの磁性体膜118ａ、118ｂによって図２２に示した絶
縁性磁性体118が形成されている。

【０１１８】例えば、磁性体膜118ａ、118ｂとしては、
ガンマ・フェライトやバリウム・フェライト等の各種磁
性体膜を用いることができる。また、これらの磁性体膜
の材質や形成方法については各種のものが考えられ、例
えばＦｅＯ等を真空蒸着して磁性体膜を形成する方法
や、その他分子線エピタキシー法（ＭＢＥ法）、化学気
相成長法（ＣＶＤ法）、スパッタ法等を用いて磁性体膜
を形成する方法等がある。

【０１１９】なお、絶縁膜130は、非磁性体材料によっ
て形成されており、インダクタ導体112および制御用導
体114の各周回部分の間を覆っている。このようにして
各周回部分間の磁性体膜118ａ、118ｂを排除することに
より、各周回部分間に生じる漏れ磁束を最小限に抑える
ことができるため、インダクタ導体112が発生する磁束
を有効に利用して大きなインダクタンスを有する可変イ
ンダクタ17ａを実現することができる。

【０１２０】このように、図２２等に示した可変インダ
クタ17ａは、インダクタ導体112と制御用導体114とを覆
うように絶縁性磁性体118（磁性体膜118ａ、118ｂ）が
形成されており、制御用導体114に流す直流バイアス電
流を可変に制御することにより、上述した絶縁性磁性体
118を磁路とするインダクタ導体112の飽和磁化特性が変
化し、インダクタ導体112が有するインダクタンスが変
化する。

【０１２１】したがって、インダクタ導体112のインダ
クタンスそのものを直接変化させることができ、しか
も、半導体基板110上に薄膜形成技術や半導体製造技術
を用いて形成することができるため製造が容易となる。
さらに、半導体基板110上には発振器１等の他の構成部
品を形成することも可能であるため、各実施例の発振器
の全体を集積化によって一体形成する場合に適してい
る。

【０１２２】なお、図２２等に示した可変インダクタ17
ａは、図２５あるいは図２６に示すように、インダクタ
導体112と制御用導体114とを交互に周回させたり、イン
ダクタ導体112と制御用導体114とを重ねて形成するよう
にしてもよい。いずれの場合であっても、制御用導体11
4に流す直流バイアス電流を変化させることにより絶縁
性磁性体118の飽和磁化特性を変えることができ、イン
ダクタ導体112が有するインダクタンスをある範囲で変
化させることができる。

【０１２３】また、図２２等に示した可変インダクタ17
ａは、半導体基板110上にインダクタ導体112等を形成す
る場合を例にとり説明したが、セラミックス等の絶縁性
あるいは導電性の各種基板上に形成するようにしてもよ
い。

【０１２４】また、磁性体膜118ａ、118ｂとして絶縁性
材料を用いたが、メタル粉（ＭＰ）のような導電性材料
を用いるようにしてもよい。但し、このような導電性の
磁性体膜を上述した絶縁性の磁性体膜118ａ等に置き換
えて使用すると、インダクタ導体112等の各周回部分が
短絡されてインダクタ導体として機能しなくなるため、
各インダクタ導体と導電性の磁性体膜との間を電気的に
絶縁する必要がある。この絶縁方法としては、インダク
タ導体112等を酸化して絶縁酸化膜を形成する方法や、
化学気相法等によりシリコン酸化膜あるいは窒化膜を形
成する方法等がある。

【０１２５】特に、メタル粉等の導電性材料は、ガンマ
・フェライト等の絶縁性材料に比べると透磁率が大きい
ため、大きなインダクタンスを確保することができる利
点がある。

【０１２６】また、図２２等に示した可変インダクタ17
ａは、インダクタ導体112と制御用導体114の両方の全体
を絶縁性磁性体118で覆うようにしたが、一部のみを覆
って磁路を形成するようにしてもよい。

【０１２７】図２７は、絶縁性磁性体118を部分的に形
成した可変インダクタを示す図である。同図に示すよう
に、絶縁性磁性体118がインダクタ導体112と制御用導体
114の一部を覆うように形成されており、この部分的に
形成された絶縁性磁性体118によって磁路が形成され
る。このように、磁路となる絶縁性磁性体（あるいは導
電性磁性体でもよい）118を部分的に形成した場合に
は、磁路が狭まることによりインダクタ導体112および
制御用導体114によって生じる磁束が飽和しやすくな
る。したがって、制御用導体114に少ないバイアス電流
を流した場合であっても磁束が飽和し、少ないバイアス
電流を可変に制御することによりインダクタ導体112の
インダクタンスを変えることができる。このため、制御
系の構造を簡略化することができる。

【０１２８】また、図２２等に示した可変インダクタ17
ａは、インダクタ導体112と制御用導体114とを同心状に
巻回して形成したが、これら各導体を半導体基板110表
面の隣接した位置に形成してそれらの間を絶縁性あるい
は導電性の磁性体によって形成した磁路によって磁気結
合させてもよい。

【０１２９】図２８は、インダクタ導体と制御用導体と
を隣接した位置に並べて形成した場合の可変インダクタ
17ｂの概略を示す平面図である。

【０１３０】同図に示す可変インダクタ17ｂは、半導体
基板110上に形成された渦巻き形状のインダクタ導体112
ａと、このインダクタ導体112ａと隣接した位置に形成
された渦巻き形状の制御用導体114ａと、インダクタ導
体112ａと制御用導体114ａの各渦巻き中心を覆うように
形成された絶縁性磁性体（あるいは導電性磁性体）119
とを含んで構成されている。

【０１３１】図２２等に示した可変インダクタ17ａと同
様に、制御用導体114ａにはその両端に可変のバイアス
電圧を印加するために可変電圧電源116が接続されてお
り、この可変電圧電源116によって印加するバイアス電
圧を可変に制御することにより、制御用導体114ａに流
れる所定のバイアス電流を変化させることができる。

【０１３２】図２９は、図２８に示した可変インダクタ
17ｂのインダクタ導体112ａおよび制御用導体114ａの形
状をさらに詳細に示した図である。

【０１３３】同図に示すように、インダクタ導体112ａ
は、所定ターン数（例えば約４ターン）の渦巻き形状に
形成されており、その両端には２つの端子電極122、124
が接続されている。同様に、インダクタ導体112ａに隣
接して配置された制御用導体114ａは、所定ターン数
（例えば約２ターン）の渦巻き形状に形成されており、
その両端には２つの制御電極126、128が接続されてい
る。

【０１３４】図３０は、図２９のＢ−Ｂ線拡大断面図で
あり、インダクタ導体112ａと制御用導体114ａを含む絶
縁性磁性体119の横断面が示されている。

【０１３５】同図に示すように、半導体基板110表面に
絶縁性の磁性体膜119ａおよび絶縁性の非磁性体膜132が
形成されており、その表面にインダクタ導体112ａおよ
び制御用導体114ａがそれぞれ形成されている。そし
て、これらインダクタ導体112ａと制御用導体114ａの各
中心部を貫くようにさらに表面に絶縁性の磁性体膜119
ｂが被覆形成されている。これら２つの磁性体膜119
ａ、119ｂによってインダクタ導体112ａと制御用導体11
4ａの共通の磁路となる環状の磁性体119が形成されてい
る。

【０１３６】なお、図３０に示した絶縁性の非磁性体膜
132は、磁性体膜119ａとほぼ同じ膜厚を有しており、さ
らにそれらの表面においてインダクタ導体112ａと制御
用導体114ａのそれぞれをほぼ同じ高さに形成するため
のものである。したがって、インダクタ導体112ａおよ
び制御用導体114ａに多少の段差が生じてもよい場合に
は、非磁性体膜132を形成せずに、半導体基板110上に直
接インダクタ導体112ａおよび制御用導体114ａの一部を
形成するようにしてもよい。

【０１３７】また、磁性体膜119ａ表面のインダクタ導
体112ａおよび制御用導体114ａの各周回部分の間には、
図２２等に示した可変インダクタ17ａと同様に絶縁膜13
0が形成されている。このように部分的に絶縁膜130を充
填して各周回部分間の磁性体膜119ａ、119ｂを排除する
ことにより、各周回部分間に生じる漏れ磁束を最小限に
抑えることができるため、インダクタ導体112ａによっ
て発生した磁束は、そのほとんどが磁性体膜119ａ、119
ｂを通って制御用導体114ａと交差するようになる。し
たがって、漏れ磁束を少なくすることにより、インダク
タ導体112ａが発生する磁束を有効に利用して大きなイ
ンダクタンスを得ることができる。

【０１３８】このように、上述した可変インダクタ17ｂ
は、インダクタ導体112ａと制御用導体114ａの各渦巻き
中心を通るように環状の絶縁性磁性体119（磁性体膜119
ａ、119ｂ）が形成されている。したがって、制御用導
体114ａに流す直流バイアス電流を可変に制御すること
により、上述した磁性体119を磁路とするインダクタ導
体112ａの飽和磁化特性が変化し、インダクタ導体112ａ
が有するインダクタンスも変化する。

【０１３９】また、上述したように各実施例の発振器１
等を半導体基板上に形成した場合には、インダクタ17あ
るいは37としてあまり大きなインダクタンスを確保する
ことができない。したがって、半導体基板上に実際に形
成したインダクタ17等の小さなインダクタンスを回路を
工夫することにより、見かけ上大きくすることができれ
ば時定数Ｔを大きな値に設定して発振周波数の低周波数
化を図る際に都合がよい。

【０１４０】図３１は、図１等に示した移相回路10、30
に用いたインダクタ17あるいは37を素子単体ではなく回
路によって構成した変形例を示す図であり、実際に半導
体基板上に形成されるインダクタ素子（インダクタ導
体）のインダクタンスを見かけ上大きくみせるインダク
タンス変換回路として機能する。なお、図３１に示した
回路全体が移相回路10、30に含まれるインダクタ17ある
いは37に対応している。

【０１４１】図３１に示すインダクタンス変換回路17ｃ
は、所定のインダクタンスＬ0を有するインダクタ210
と、２つのオペアンプ212、214と、２つの抵抗216、218
とを含んで構成されている。

【０１４２】１段目のオペアンプ212は、出力端子が反
転入力端子に接続された利得１の非反転増幅器であっ
て、主にインピーダンス変換を行うバッファとして機能
する。同様に、２段目のオペアンプ214も出力端子が反
転入力端子に接続されており、利得１の非反転増幅器と
して機能する。また、これら２つの非反転増幅器の間に
は抵抗216と218による分圧回路が挿入されている。

【０１４３】このように、間に分圧回路を挿入すること
により、２つの非反転増幅器を含む増幅器全体の利得を
０から１の間で自由に設定することができる。

【０１４４】図３１に示したインダクタンス変換回路17
ｃにおいて、インダクタ210を除く回路全体の伝達関数
をＫ4とすると、インダクタンス変換回路17ｃは図３２
に示すシステム図で表すことができる。図３３は、これ
をミラーの定理によって変換したシステム図である。

【０１４５】図３２に示したインピーダンスＺ0を用い
て図３３に示したインピーダンスＺ1を表すと、

【数２１】となる。ここで、図３１に示したインダクタンス変換回
路17ｃの場合には、インピーダンスＺ0＝ｊωＬ0であ
り、これを(21)式に代入して、

【数２２】

【数２３】となる。この(23)式は、インダクタンス変換回路17ｃに
おいてインダクタ210が有するインダクタンスＬ0が見掛
け上は１／（１−Ｋ4）倍になったことを示している。

【０１４６】したがって、利得Ｋ4が正であって０から
１の間にある場合には、１／（１−Ｋ4）は常に１より
大きくなるため、インダクタンスＬ0を大きいほうに変
化させることができる。

【０１４７】ところで、図３１に示したインダクタンス
変換回路17ｃにおける増幅器の利得、すなわちオペアン
プ212と214の全体により構成される増幅器の利得Ｋ4
は、抵抗216と218によって構成される分圧回路の分圧比
によって決まり、それぞれの抵抗値をＲ16、Ｒ18とする
と、

【数２４】となる。この利得Ｋ4を(23)式に代入して見かけ上のイ
ンダクタンスＬを計算すると、

【数２５】となる。したがって、抵抗216と218の抵抗比Ｒ18／Ｒ16
を大きくすることにより、２つの端子204、206間の見か
け上のインダクタンスＬを大きくすることができる。例
えば、Ｒ18＝Ｒ16の場合には、(25)式からインダクタン
スＬをＬ0の２倍にすることができる。

【０１４８】このように、上述したインダクタンス変換
回路17ｃは、２つの非反転増幅器の間に挿入された分圧
回路の分圧比を変えることにより、実際に接続されてい
るインダクタ210のインダクタンスＬ0を見かけ上大きく
することができる。そのため、半導体基板上に図１等に
示した発振器１等の全体を形成するような場合には、半
導体基板上に小さなインダクタンスＬ0を有するインダ
クタ210をスパイラル状の導体等によって形成しておい
て、図３１に示したインダクタンス変換回路によって大
きなインダクタンスＬに変換することができ、集積化に
際して好都合となる。特に、このようにして大きなイン
ダクタンスを確保することができれば、図１に示した発
振器１等の発振周波数を比較的低い周波数領域まで下げ
ることが容易となる。また、集積化を行うことにより、
発振器全体の実装面積を小型化して、材料コスト等の低
減も可能となる。

【０１４９】なお、抵抗216、218による分圧回路の分圧
比を固定した場合の他、これら２つの抵抗216、218の少
なくとも一方を可変抵抗により形成することにより、具
体的には接合型やＭＯＳ型のＦＥＴあるいはｐチャネル
ＦＥＴとｎチャネルＦＥＴとを並列に接続して可変抵抗
を形成することにより、この分圧比を連続的に変化させ
てもよい。この場合には、図３１に示したオペアンプ21
2、214を含んで構成される増幅器全体の利得が変わり、
端子204、206間のインダクタンスＬも連続的に変化す
る。したがって、このインダクタンス変換回路17ｃを図
２１に示した可変インダクタ17ａの代わりに使用するこ
とにより、各移相回路における位相シフト量をある範囲
で任意に変化させることができる。このため、発振器に
おいて一巡する信号の位相シフト量が０°となる周波数
を変えることができ、上述した発振器の発振周波数を任
意に変更することができる。

【０１５０】また、図３１に示したインダクタンス変換
回路17ｃは、２つのオペアンプ212、214を含む増幅器全
体の利得が１以下に設定されているため、全体をエミッ
タホロワ回路あるいはソースホロワ回路に置き換えるよ
うにしてもよい。

【０１５１】図３４は、オペアンプ212、214を含む増幅
器全体をエミッタホロワ回路に置き換えたインダクタン
ス変換回路の構成を示す図である。同図(Ａ)に示すイン
ダクタンス変換回路17ｄは、エミッタに２つの抵抗22
4、226が接続されたバイポーラトランジスタ228と、こ
の２つの抵抗224、226による分圧点とトランジスタ228
のベースとの間に接続されたインダクタ210と、直流電
流阻止用のキャパシタ230とを含んで構成されている。
インダクタ210の一方端側に挿入されたキャパシタ230
は、周波数特性に影響を与えないようにそのインピーダ
ンスは動作周波数において極めて小さく、すなわち大き
な静電容量に設定されている。

【０１５２】上述したエミッタホロワ回路の利得は、主
に２つの抵抗224、226の抵抗比に応じて決まり、しかも
その利得は常に１未満であるため、(23)式からわかるよ
うに、実際にインダクタ210が有するインダクタンスＬ0
を見掛け上大きくすることができる。しかも、１つのエ
ミッタホロワ回路を用いているだけであり、回路構成が
簡略化でき、最高動作周波数も高く設定することができ
る。

【０１５３】図３４(Ｂ)はその変形例を示す図であり、
同図(Ａ)の２つの抵抗224、226を可変抵抗232に置き換
えた点が異なっている。このように可変抵抗232を用い
ることにより、利得を任意にしかも連続的に変化させる
ことができるため、見掛け上のインダクタンスＬも任意
にしかも連続的に変化させることができ、このインダク
タンス変換回路17ｅを図２１に示した可変インダクタ17
ａの代わりに使用することにより、各移相回路における
位相シフト量をある範囲で任意に変化させることができ
る。このため、発振器において一巡する信号の位相シフ
ト量が０°となる周波数を変えることができ、上述した
発振器の発振周波数を任意に変更することができる。

【０１５４】なお、図３４(Ｂ)に示したインダクタンス
変換回路17ｅは、同図(Ａ)の２つの抵抗224、116を１つ
の可変抵抗232に置き換えているが、これら２つの抵抗2
24、226の少なくとも一方を可変抵抗によって構成する
ようにしてもよい。

【０１５５】図３５は、図３４(Ａ)および(Ｂ)に示した
インダクタンス変換回路17ｄ、17ｅのそれぞれをソース
ホロワ回路によって実現したものであり、バイポーラト
ランジスタ228をＦＥＴ234に置き換えたものである。図
３５(Ａ)が図３４(Ａ)に、図３５(Ｂ)が図３４(Ｂ)にそ
れぞれ対応している。

【０１５６】図３６は、図３１に示したインダクタンス
変換回路17ｃの変形例を示す図であり、直流電流阻止用
のキャパシタ230を使用しないインダクタンス変換回路1
7ｆの構成が示されている。図３６に示すインダクタン
ス変換回路17ｆは、ｎｐｎ型のバイポーラトランジスタ
236およびそのエミッタに接続された抵抗240と、ｐｎｐ
型のバイポーラトランジスタ238とそのエミッタに接続
された抵抗242と、インダクタンスＬ0を有するインダク
タ210とを含んで構成されている。

【０１５７】上述した一方のトランジスタ236と抵抗240
により第１のエミッタホロワ回路が、他方のトランジス
タ238と抵抗242により第２のエミッタホロワ回路がそれ
ぞれ形成され、それらが縦続接続されている。しかも、
ｎｐｎ型のトランジスタ236とｐｎｐ型のトランジスタ2
38を用いているため、インダクタ210の一方端であるト
ランジスタ236のベース電位とトランジスタ238のエミッ
タ電位とをほぼ同じに設定することができ、直流電流阻
止用のキャパシタ230が不要となる。

【０１５８】なお、この発明は上記実施例に限定される
ものではなく、この発明の要旨の範囲内で種々の変形実
施が可能である。

【０１５９】例えば、上述した実施例の発振器１等には
２つの移相回路が含まれているが、発振周波数を可変す
る場合には、両方の移相回路に含まれるＬＲ回路を構成
する抵抗とインダクタの少なくとも一方の素子定数を変
える場合の他、一方の移相回路に含まれるＬＲ回路を構
成する抵抗とインダクタの少なくとも一方の素子定数を
変える場合が考えられる。あるいは、図１等に示した各
移相回路内の可変抵抗14、34を抵抗値が固定の抵抗に置
き換えて、発振周波数が固定の発振器を構成するように
してもよい。

【０１６０】また、上述した図１等においては、接合型
のＦＥＴ12あるいはＦＥＴ32を用いて移相回路10等を構
成する場合を図示したが、ＭＯＳ型のＦＥＴにより、あ
るいはバイポーラトランジスタによって移相回路を構成
するようにしてもよい。

【０１６１】ＦＥＴをバイポーラトランジスタに置き換
えた移相回路においては、入力信号がベースに入力され
たときにベース・エミッタ間で電流が流れるため、エミ
ッタに現れる電圧（交流電圧）とコレクタに現れる電圧
（交流電圧）とは正確には同じにはならない。但し、電
流増幅度が数十倍から百倍程度である場合には、その差
は１％から数％であり、事実上無視することができる。
あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく
設定することにより、この差を補正するようにしてもよ
い。

【０１６２】特に、バイポーラトランジスタを用いて移
相回路を構成した場合には、動作周波数の上限を高くす
ることができ、また、ベース・エミッタ間の電位差がＦ
ＥＴのゲート・ソース間の電位差よりも小さいため移相
回路に入出力される信号振幅の減衰を少なくすることが
できる。したがって、少なくとも１段目の移相回路10あ
るいは30をバイポーラトランジスタを用いて構成するこ
とが好ましい。但し、２段目の移相回路は高入力インピ
ーダンスにする必要があるため、ＦＥＴを用いて構成す
ることが好ましい。

【０１６３】また、上述した実施例の発振器は、発振器
を構成する２つの移相回路10、30と非反転回路50の中の
１つの回路から、または２つの移相回路10あるいは30と
位相反転回路80の中の１つの回路から正弦波信号を取り
出すようにしたが、３つの回路の中の２つあるいは全部
から正弦波信号を取り出すようにしてもよい。特に、発
振器を構成する２つの移相回路10あるいは30の各時定数
を同じに設定した場合には、各移相回路における位相シ
フト量が９０°となるため、互いに位相が９０°ずれた
２相出力を取り出すことができる。また、位相反転回路
80とその前段の移相回路からは、互いに位相が反転した
２相出力を取り出すことができる。

【０１６４】

【発明の効果】以上の各実施例に基づく説明から明らか
なように、発振周波数が高い場合にはこの発明の発振器
を構成する各素子は集積回路の製法によって形成するこ
とが可能であるから、発振器を半導体ウエハ上に集積回
路として小型に形成でき、大量生産によって安価に作る
ことができる。また、各移相回路内のインダクタをイン
ダクタンス変換回路を用いて大きいほうに変換すること
ができ、発振周波数を下げることもできる。

【０１６５】特に、各移相回路におけるＬＲ回路の可変
抵抗としてＦＥＴのソース・ドレイン間のチャネルを使
用し、このＦＥＴのゲートに印加する制御電圧を変化さ
せてチャネルの抵抗を変化させるように構成すると、制
御電圧を印加する配線のインダクタンスや静電容量の影
響を回避することができ、ほぼ設計どおりの理想的な特
性を備えた発振器を得ることができる。

【０１６６】また、従来のＬＣ共振を利用した発振器に
おいては、発振周波数ωが１／√ＬＣであるから、発振
周波数を調整するために静電容量Ｃまたはインダクタン
スＬを変化させると、発振周波数はその変化量の平方根
に比例して変化するが、この発明の発振器では発振周波
数ωが例えばＲ／Ｌであって、発振周波数は抵抗値Ｒに
比例して変化させることができるので、発振周波数の大
幅な変更および調整が可能となる。また、インダクタン
スＬは小さくすることが容易であるため、発振周波数の
高周波化を図ることが容易であり、高い発振周波数を有
する発振器を実現することができる。

【図面の簡単な説明】

【図１】この発明を適用した第１実施例の発振器の構成
を示す回路図、

【図２】図１に示した前段の移相回路の構成を抜き出し
て示した図、

【図３】前段の移相回路の入出力電圧とインダクタ等に
現れる電圧との関係を示すベクトル図、

【図４】図２に示した移相回路を等価的に表した図、

【図５】図１に示した後段の移相回路の構成を抜き出し
て示した図、

【図６】後段の移相回路の入出力電圧とインダクタ等に
現れる電圧との関係を示すベクトル図、

【図７】図５に示した移相回路を等価的に表した図、

【図８】２つの移相回路の全体を伝達関数Ｋ1を有する
回路に置き換えたシステム図、

【図９】図８に示すシステムをミラーの定理によって変
換したシステム図、

【図１０】第１実施例の発振器の変形例を示す図、

【図１１】第１実施例の発振器の他の変形例を示す図、

【図１２】第２実施例の発振器の構成を示す回路図、

【図１３】第２実施例の発振器の変形例を示す図、

【図１４】第３実施例の発振器の構成を示す回路図、

【図１５】第３実施例の発振器の変形例を示す図、

【図１６】移相回路と非反転回路との接続形態を示す
図、

【図１７】移相回路と非反転回路との接続形態を示す
図、

【図１８】移相回路と位相反転回路との接続形態を示す
図、

【図１９】移相回路と位相反転回路との接続形態を示す
図、

【図２０】移相回路の可変抵抗をＦＥＴに置き換えた移
相回路の構成を示す図、

【図２１】移相回路のインダクタを可変インダクタに置
き換えた移相回路の構成を示す図、

【図２２】可変インダクタの一例を示す図、

【図２３】図２２に示した可変インダクタのインダクタ
導体および制御用導体の形状をさらに詳細に示す図、

【図２４】図２３のＡ−Ａ線拡大断面図、

【図２５】図２２に示した可変インダクタの変形例を示
す図、

【図２６】図２２に示した可変インダクタの変形例を示
す図、

【図２７】図２２に示した可変インダクタの変形例を示
す図、

【図２８】可変インダクタの他の例を示す図、

【図２９】図２８に示した可変インダクタのインダクタ
導体および制御用導体の形状をさらに詳細に示す図、

【図３０】図２９のＢ−Ｂ線拡大断面図、

【図３１】インダクタが実際に有するインダクタンスを
見かけ上大きくするインダクタンス変換回路の構成を示
す図、

【図３２】図３１に示した回路を伝達関数を用いて表し
た図、

【図３３】図３２に示す構成をミラーの定理によって変
換した図、

【図３４】図３１に含まれる２つのオペアンプを含む増
幅器全体をエミッタホロワ回路に置き換えたインダクタ
ンス変換回路の構成を示す図、

【図３５】図３４の回路をソースホロワ回路によって実
現した構成を示す図、

【図３６】インダクタンス変換回路の変形例を示す図、

【図３７】従来の正弦波発振器の一例を示す回路図、

【図３８】従来の正弦波発振器の一例を示す回路図であ
る。

【符号の説明】

１発振器 10、30 移相回路 12、32 電界効果トランジスタ（ＦＥＴ） 14、34 可変抵抗 17、37 インダクタ 18、20、38、40 抵抗 19、39 キャパシタ 50 非反転回路 70 帰還抵抗 92 出力端子

Claims

【特許請求の範囲】

【請求項１】入力された交流信号を同相および逆相の
交流信号に変換して出力する変換手段と、前記変換手段
によって変換された一方の交流信号はインダクタを介し
て他方の交流信号は抵抗を介して合成する合成手段とを
含む２つの移相回路と、入力される交流信号の位相を変えずに所定の増幅度で増
幅して出力する非反転回路と、を備え、前記２つの移相回路および前記非反転回路のそ
れぞれを縦続接続し、これら縦続接続された複数の回路
の中の最終段の出力を初段の入力側に帰還させるととも
に、これら複数の回路のいずれかから正弦波発振出力を
取り出すことを特徴とする発振器。
【請求項２】請求項１において、前記移相回路に含まれる前記変換手段は、ソースおよび
ドレインのそれぞれにあるいはエミッタおよびコレクタ
のそれぞれに抵抗値がほぼ等しい抵抗が接続されている
とともに、ゲートあるいはベースに入力信号が入力され
るトランジスタによって構成されており、前記トランジ
スタのソース・ドレイン間あるいはエミッタ・コレクタ
間に前記合成手段を構成する前記インダクタおよび前記
抵抗からなる直列回路を接続し、これらの前記インダク
タおよび前記抵抗の接続の仕方を前記２つの移相回路に
おいて反対にしたことを特徴とする発振器。
【請求項３】請求項１または２において、前記２つの移相回路および前記非反転回路から２相出力
を取り出すことを特徴とする発振器。
【請求項４】入力された交流信号を同相および逆相の
交流信号に変換して出力する変換手段と、前記変換手段
によって変換された一方の交流信号をインダクタを介し
て他方の交流信号を抵抗を介して合成する合成手段とを
含む２つの移相回路と、入力される交流信号の位相を反転するとともに所定の増
幅度で増幅して出力する位相反転回路と、を備え、前記２つの移相回路および前記位相反転回路の
それぞれを縦続接続し、これら縦続接続された複数の回
路の中の最終段の出力を初段の入力側に帰還させるとと
もに、これら複数の回路のいずれかから正弦波発振出力
を取り出すことを特徴とする発振器。
【請求項５】請求項４において、前記移相回路に含まれる前記変換手段は、ソースおよび
ドレインのそれぞれにあるいはエミッタおよびコレクタ
のそれぞれに抵抗値がほぼ等しい抵抗が接続されている
とともに、ゲートあるいはベースに入力信号が入力され
るトランジスタによって構成されており、前記トランジ
スタのソース・ドレイン間あるいはエミッタ・コレクタ
間に前記合成手段を構成する前記インダクタおよび前記
抵抗からなる直列回路を接続し、これらの前記インダク
タおよび前記抵抗の接続の仕方を前記２つの移相回路に
おいて同じにしたことを特徴とする発振器。
【請求項６】請求項４または５において、前記２つの移相回路および前記位相反転回路から２相出
力を取り出すことを特徴とする発振器。
【請求項７】請求項１〜６のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗を可変抵抗により形成し、この抵抗値を変
えることにより、発振周波数を変化させることを特徴と
する発振器。
【請求項８】請求項７において、前記可変抵抗をＦＥＴのチャネルによって形成し、ゲー
ト電圧を変えてチャネル抵抗を変えることを特徴とする
発振器。
【請求項９】請求項７において、前記可変抵抗をｐチャネル型のＦＥＴとｎチャネル型の
ＦＥＴとを並列接続することにより形成し、極性が異な
る各ＦＥＴのゲート電圧の大きさを変えてチャネル抵抗
を変えることを特徴とする発振器。
【請求項１０】請求項１〜６のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のインダクタが有するインダクタンスを変えるこ
とにより、発振周波数を変化させることを特徴とする発
振器。
【請求項１１】請求項１０において、前記合成手段のインダクタは、基板上にほぼ平面状に渦巻き形状に形成されたインダク
タ導体と、前記基板上であって前記インダクタ導体とほぼ同心状に
形成されており、所定の直流バイアス電流が流される制
御用導体と、前記インダクタ導体と前記制御用導体とを覆うように形
成された磁性体と、を備え、前記制御用導体に流す直流バイアス電流を変え
て前記インダクタ導体の両端に現れるインダクタンスを
変化させること特徴とする発振器。
【請求項１２】請求項１０において、前記合成手段のインダクタは、基板上にほぼ平面状に渦巻き形状に形成されたインダク
タ導体と、前記基板上であって前記インダクタ導体に隣接する位置
にほぼ平面状で渦巻き形状に形成されており、所定の直
流バイアス電流が流される制御用導体と、前記インダクタ導体と前記制御用導体の各渦巻き中心を
貫通するように環状に形成された磁性体と、を備え、前記制御用導体に流す直流バイアス電流を変え
て前記インダクタ導体の両端に現れるインダクタンスを
変化させることを特徴とする発振器。
【請求項１３】請求項１〜６のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗として抵抗値が固定の複数の抵抗を有して
おり、スイッチ切り換えにより選択的に接続することに
より、発振周波数を変化させることを特徴とする発振
器。
【請求項１４】請求項１〜６のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のインダクタとしてインダクタンスが固定の複数
のインダクタを有しており、スイッチ切り換えにより選
択的に接続することにより、発振周波数を変化させるこ
とを特徴とする発振器。
【請求項１５】請求項１〜６のいずれかにおいて、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のインダクタを、利得を０から１の間に設定した
増幅器と、前記増幅器の入出力間に並列接続されたイン
ダクタ素子に置き換えることにより、前記増幅器の入力
側からみたインダクタンスを実際に前記インダクタ素子
が有するインダクタンスよりも大きくすることを特徴と
する発振器。
【請求項１６】請求項１５において、前記増幅器の利得を可変して前記増幅器の入力側からみ
たインダクタンスを変えることにより、発振周波数を変
化させることを特徴とする発振器。
【請求項１７】入力された交流信号を同相および逆相
の交流信号に変換して出力する変換手段と、変換された
前記２つの交流信号を第１のインダクタおよび第１の抵
抗を介して合成して移相する手段とよりなる第１段目の
移相回路と、入力された交流信号を同相および逆相の交流信号に変換
して出力する変換手段と、変換された前記２つの交流信
号を第２の抵抗および第２のインダクタを介して合成し
て、前記第１段目の移相回路とは反対方向に移相する手
段とよりなる第２段目の移相回路と、前記第２段目の移相回路の出力を前記第１段目の移相回
路の入力へ帰還する回路と、を備えることを特徴とする発振器。
【請求項１８】入力された交流信号を同相および逆相
の交流信号に変換して出力する変換手段と、変換された
前記２つの交流信号を第１のインダクタおよび第１の抵
抗を介して合成して移相する手段とよりなる第１段目の
移相回路と、入力された交流信号を同相および逆相の交流信号に変換
して出力する変換手段と、変換された前記２つの交流信
号を第２の抵抗および第２のインダクタを介して合成し
て、前記第１段目の移相回路と同じ方向に移相する第２
段目の移相回路と、前記第２段目の移相回路の出力の位相を反転する位相反
転回路と、前記位相反転回路の出力を前記第１段目の移相回路の入
力へ帰還する回路と、を備えることを特徴とする発振器。
【請求項１９】請求項１７または１８において、前記第１段目の移相回路の第１の抵抗および／または第
２段目の移相回路の第２の抵抗を変化させて発振周波数
を変化させることを特徴とする発振器。
【請求項２０】請求項１７または１８において、前記第１段目および第２段目の移相回路の各抵抗をＦＥ
Ｔのチャネルで形成することを特徴とする発振器。
【請求項２１】請求項１〜２０において、半導体集積回路として形成することを特徴とする発振
器。