JPH0865100A

JPH0865100A - 同調増幅器

Info

Publication number: JPH0865100A
Application number: JP11258995A
Authority: JP
Inventors: Tadataka Oe; 忠孝大江; Takeshi Ikeda; 毅池田
Original assignee: Individual
Current assignee: Individual
Priority date: 1994-05-10
Filing date: 1995-04-14
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】同調周波数と最大減衰量とを互いに干渉する
ことなく、任意に調整し得る同調増幅器を得ること。【構成】ＦＥＴのソースおよびドレインに発生する同
相および逆相の信号をキャパシタあるいは抵抗を介して
合成することにより所定の位相シフトを行う２つの移相
回路10と、後段の移相回路10の出力信号の位相を反転す
るとともに増幅する位相反転回路80と、帰還抵抗70およ
び入力抵抗74のそれぞれを介することにより位相反転回
路80から出力される信号と入力端子90に入力される入力
信号とを所定の割合で加算する加算回路とを含んで構成
されている。移相回路10内のキャパシタと抵抗からなる
直列回路の時定数を変化させて同調周波数を調整し、入
力抵抗74と帰還抵抗70の抵抗比を変化させて最大減衰量
を調整する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、集積化が容易な同調
増幅器に関し、特に、同調周波数と最大減衰量とを互い
に干渉することなく、任意に調整し得る同調増幅器に関
する。

【０００２】

【従来の技術】同調増幅器として従来より能動素子およ
びリアクタンス素子を使用した各種の増幅回路が提案さ
れ実用化されている。

【０００３】

【発明が解決しようとする課題】従来の同調増幅器にお
いては、同調周波数を調整すると、ＬＣ回路に依存する
Ｑと利得が変化し、最大減衰量を調整すると同調周波数
が変化したり、また、図２４の特性曲線ＡおよびＢに示
すように、最大減衰量を調整すると同調周波数における
利得が変化するので、同調周波数、同調周波数における
利得、最大減衰量Ｃ１、Ｃ２を互いに干渉しあうことな
く調整することは極めて困難であった。

【０００４】さらに、同調周波数および最大減衰量を調
整し得る同調増幅器を集積回路によって形成することも
困難であった。

【０００５】そこで、この発明は、このような課題を解
決するために考えられたものである。

【０００６】

【課題を解決するための手段】上述した課題を解決する
ために、この発明の同調増幅器は、入力信号が一方端に
入力される入力側インピーダンス素子と、帰還信号が一
方端に入力される帰還側インピーダンス素子とを含んで
おり、前記入力信号と前記帰還信号とを加算する加算回
路と、入力された交流信号を同相および逆相の交流信号
に変換して出力する変換手段と、前記変換手段によって
変換された一方の交流信号をキャパシタを介して他方の
交流信号を抵抗を介して合成する合成手段とを含む２つ
の移相回路と、入力される交流信号の位相を反転すると
ともに所定の増幅度で増幅して出力する位相反転回路
と、を備え、前記２つの移相回路および前記位相反転回
路のそれぞれを縦続接続し、これら縦続接続された複数
の回路の中の初段の回路に対して前記加算回路によって
加算された信号を入力するとともに、最終段の回路から
出力される信号を前記帰還信号として前記帰還側インピ
ーダンス素子の一方端に入力し、これら複数の回路のい
ずれかの出力を同調信号として出力することを特徴とす
る。

【０００７】また、この発明の同調増幅器は、入力抵抗
を介して入力された交流信号を同相および逆相の交流信
号に変換して出力する変換手段と、変換された前記２つ
の交流信号を第１のキャパシタおよび第１の抵抗を介し
て合成して移相する手段とよりなる第１の移相回路と、
前記第１の移相回路で移相された交流信号を同相および
逆相の交流信号に変換して出力する変換手段と、変換さ
れた前記２つの交流信号を第２のキャパシタおよび第２
の抵抗を介して合成して移相する手段とよりなり、前記
第１の移相回路と同じ方向に移相する第２の移相回路
と、前記第２の移相回路の出力の位相を反転して出力す
る位相反転回路と、前記位相反転回路の出力を帰還抵抗
を介して前記第１の移相回路の変換手段の入力へ帰還す
る回路と、を備えることを特徴とする。

【０００８】

【実施例】以下、この発明を適用した一実施例の同調増
幅器について、図面を参照しながら具体的に説明する。

【０００９】以下の各実施例の同調増幅器の特徴は、入
力側インピーダンス素子（例えば入力抵抗）を介して入
力された交流信号の位相をシフトさせる前段の移相回路
と、前段の移相回路とは入出力電圧間の位相関係が同じ
となるように交流信号の位相をシフトさせる後段の移相
回路と、後段の移相回路の出力の位相を反転するととも
に所定の増幅度で増幅して出力する位相反転回路と、位
相反転回路の出力を前段の移相回路の入力に帰還させる
帰還側インピーダンス素子（例えば帰還抵抗）とを備
え、システム全体の利得をほぼ１に設定し、閉回路の位
相差の総和が０°となる周波数で同調増幅動作をさせる
ことにある。

【００１０】（第１実施例）図１は、この発明を適用し
た第１実施例の同調増幅器の構成を示す回路図である。
同図に示す同調増幅器１は、それぞれが入力信号の位相
を所定量シフトさせることにより所定の周波数において
合計で１８０°の位相シフトを行う２つの移相回路10
と、後段の移相回路10の出力信号の位相を反転するとと
もに所定の増幅度で増幅して出力する位相反転回路80
と、帰還抵抗70および入力抵抗74（入力抵抗74は帰還抵
抗70の抵抗値のｎ倍の抵抗値を有しているものとする）
のそれぞれを介することにより位相反転回路80から出力
される信号（帰還信号）と入力端子90に入力される信号
（入力信号）とを所定の割合で加算する加算回路とを含
んで構成されている。

【００１１】帰還抵抗70と直列に接続されたキャパシタ
72、および入力抵抗74と入力端子90との間に挿入された
キャパシタ76はともに直流電流を阻止するためのもので
あり、そのインピーダンスは動作周波数において極めて
小さく、すなわち大きな静電容量を有している。

【００１２】図２は、図１に示した前段および後段の移
相回路10の構成を抜き出して示したものである。同図に
示す移相回路10は、ゲートが入力端22に接続されたＦＥ
Ｔ12と、このＦＥＴ12のソース・ドレイン間に直列に接
続された可変抵抗14およびキャパシタ16と、ＦＥＴ12の
ドレインと正電源との間に接続された抵抗18と、ＦＥＴ
12のソースと負電源との間に接続された抵抗20とを含ん
で構成されている。

【００１３】ここで、上述したＦＥＴ12のソースおよび
ドレインに接続された２つの抵抗20、18の抵抗値はほぼ
等しく設定されており、入力端22に印加される入力電圧
の交流成分に着目すると、位相が一致した信号がＦＥＴ
12のソースから、位相が反転した信号がＦＥＴ12のドレ
インからそれぞれ出力されるようになっている。

【００１４】なお、図１に示した移相回路10内の抵抗26
は、ＦＥＴ12に適切なバイアス電圧を印加するためのも
のである。また、この実施例では、正電源と負電源によ
って電源電圧を印加しているが、負電源側をアースに置
き換えて単一電源で動作させてもよい。

【００１５】このような構成を有する移相回路10におい
て、所定の交流信号が入力端22に入力されると、すなわ
ちＦＥＴ12のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ12のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ12のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥiとする。

【００１６】このＦＥＴ12のソース・ドレイン間には可
変抵抗14とキャパシタ16とにより構成される直列回路が
接続されている。したがって、ＦＥＴ12のソースおよび
ドレインに現れる電圧のそれぞれをキャパシタ16あるい
は可変抵抗14を介して合成した信号が出力端24から出力
される。

【００１７】図３は、移相回路10の入出力電圧とキャパ
シタ等に現れる電圧との関係を示すベクトル図である。

【００１８】ＦＥＴ12のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥiの交
流電圧が現れるため、ソース・ドレイン間の電位差（交
流成分）は２Ｅiとなる。また、可変抵抗14の両端に現
れる電圧ＶR1とキャパシタ16の両端に現れる電圧ＶC1と
は互いに９０°位相がずれており、これらをベクトル的
に合成（加算）したものが、ＦＥＴ12のソース・ドレイ
ン間の電位差２Ｅiに等しくなる。

【００１９】したがって、図３に示すように、電圧Ｅi
の２倍を斜辺とし、可変抵抗14の両端電圧ＶR1とキャパ
シタ16の両端電圧ＶC1とが直交する２辺を構成する直角
三角形を形成することになる。このため、入力信号の振
幅が一定で周波数のみが変化した場合には、図３に示す
半円の円周に沿って可変抵抗14の両端電圧ＶR1とキャパ
シタ16の両端電圧ＶC1とが変化する。

【００２０】ところで、可変抵抗14とキャパシタ16の接
続点と負電源との電位差を出力電圧Ｅoとして取り出す
ものとすると、この出力電圧Ｅoは、図３に示した半円
においてその中心点を始点とし、電圧ＶR1と電圧ＶC1と
が交差する円周上の一点を終点とするベクトルで表すこ
とができ、その大きさは半円の半径Ｅiに等しくなる。
しかも、入力信号の周波数が変化しても、このベクトル
の終点は円周上を移動するだけであるため、周波数に応
じて出力振幅が変化しない安定した出力を得ることがで
きる。

【００２１】また、図３から明らかなように、電圧ＶR1
と電圧ＶC1とは円周上で直角に交わるため、理論的には
ＦＥＴ12のゲートに印加される入力電圧と電圧ＶR1との
位相差は、周波数ωが０から∞まで変化するに従って９
０°から０°まで変化する。そして、移相回路10全体の
位相シフト量φ1はその２倍であり、周波数に応じて１
８０°から０°まで変化する。

【００２２】次に、上述した入出力電圧間の関係を定量
的に検証する。図４は、上述した移相回路10を等価的に
表した図である。

【００２３】ＦＥＴ12のソースおよびドレインには、Ｆ
ＥＴ12のゲートに印加される入力電圧と同相あるいは逆
相の電圧がそれぞれ発生するため、これら２つの電圧を
発生する２つの電圧源27、28に置き換えて考えることが
できる。このとき、図４に示す等価回路の閉ループに流
れる電流Ｉは、可変抵抗14の抵抗値をＲ、キャパシタ16
の静電容量をＣとすると、

【数１】となる。また、図４に示す出力端24と負電源との電位差
を出力電圧Ｅoとして取り出すものとすると、電圧Ｅiと
出力電圧Ｅoを加算した電圧が可変抵抗14の両端電圧に
等しいことから、

【数２】の関係が成立する。上述した(2)式に(1)式を代入して計
算すると、

【数３】となる。ここで、ＣＲ回路の時定数をＴ（＝ＣＲ）とし
た。

【００２４】この(3)式においてｓ＝ｊωを代入して変
形すると、

【数４】となる。(4)式から出力電圧Ｅoの絶対値を求めると、

【数５】となる。すなわち、(5)式は、本実施例の移相回路10は
入出力間の位相がどのように回転しても、その出力信号
の振幅は一定であることを表している。

【００２５】また、(4)式から出力電圧Ｅoの入力電圧に
対する位相シフト量φ1を求めると、

【数６】となる。この(6)式から、例えば、ωがほぼ１／Ｔ（＝
１／（ＣＲ））となるような周波数における位相シフト
量φ1はほぼ９０°となる。しかも、可変抵抗14の抵抗
値Ｒを可変することにより、位相シフト量φ1がほぼ９
０°となる周波数ωを変化させることができる。

【００２６】また、図１に示した位相反転回路80は、ド
レインと正電源との間に抵抗84が、ソースと負電源との
間に抵抗86がそれぞれ接続されたＦＥＴ82と、ＦＥＴ82
のゲートに所定のバイアス電圧を印加する抵抗88とを含
んで構成されている。ＦＥＴ82のゲートに交流信号が入
力されると、ＦＥＴ82のドレインからは位相を反転した
逆相の信号が出力され、この逆相の信号が図１に示した
同調増幅器１の出力端子92から取り出されるようになっ
ている。また、位相反転回路80は２つの抵抗84、86の抵
抗比によって定まる所定の増幅度を有する。

【００２７】この位相反転回路80の出力は、帰還抵抗70
を介して前段の移相回路10の入力側に帰還されており、
この帰還された信号と入力抵抗74を介して入力される信
号とが加算され、この加算された電圧が前段の移相回路
10の入力端（図３に示した入力端22）に印加されてい
る。

【００２８】このような帰還ループを形成することによ
り、ある周波数において２つの移相回路10によって位相
が１８０°シフトされ、さらに位相反転回路80によって
位相が反転され、全体として帰還ループを一巡する信号
の位相シフト量が０°となる。このとき、位相反転回路
80の増幅度を所定の値にして、同調増幅器１全体のルー
プゲインをほぼ１に設定することにより、同調動作が行
われる。

【００２９】図５は、上述した構成を有する２つの移相
回路10、30と位相反転回路80の全体を伝達関数Ｋ1を有
する回路に置き換えたシステム図であり、伝達関数Ｋ1
を有する回路と並列に抵抗Ｒ0を有する帰還抵抗70が、
直列に帰還抵抗70のｎ倍の抵抗値（ｎＲ0）を有する入
力抵抗74が接続されている。図６は、図５に示すシステ
ムをミラーの定理によって変換したシステム図であり、
変換後のシステム全体の伝達関数Ａは、

【数７】で表すことができる。

【００３０】ところで、(3)式から明らかなように、移
相回路10の伝達関数Ｋ2は、

【数８】であり、移相回路10を２段縦続接続した場合の全体の伝
達関数Ｋ3は、

【数９】となる。したがって、移相回路10を２段縦続接続した後
にさらに位相反転回路80を接続した場合の全体の伝達関
数Ｋ1は、

【数１０】となる。この(10)式を上述した(7)式に代入すると、

【数１１】となる。

【００３１】この(11)式によれば、ω＝０（直流の領
域）のときにＡ＝−１／（２ｎ＋１）となって、最大減
衰量を与えることがわかる。また、ω＝∞のときにも最
大減衰量を与えることがわかる。さらに、例えばω＝１
／Ｔの同調点（２つの移相回路10の各時定数が異なる場
合であってそれぞれをＴ₁、Ｔ₂とした場合には、ω＝１
／√（Ｔ₁・Ｔ₂)の同調点）においてはＡ＝１であって
帰還抵抗70と入力抵抗74の抵抗比ｎに無関係であること
がわかる。換言すれば、図７に示すように、ｎの値を変
化させても同調点がずれることなく、かつ同調点の減衰
量も変化しない。

【００３２】このように、この実施例の同調増幅器１に
よれば、帰還抵抗70と入力抵抗74の抵抗比ｎを変えても
同調周波数および同調時の利得が一定であり、最大減衰
量のみを変化させることができる。反対に、最大減衰量
は上述した抵抗比ｎによって決定されるため、各移相回
路10内の可変抵抗14の抵抗値を変えて同調周波数を変え
た場合であっても、この最大減衰量に影響を与えること
はなく、同調周波数、同調周波数における利得、最大減
衰量を互いに干渉しあうことなく調整することができ
る。

【００３３】また、第１実施例の同調増幅器１は、ＦＥ
Ｔやキャパシタあるいは抵抗を組み合わせて構成してお
り、どの構成素子も半導体基板上に形成することができ
ることから、同調周波数および最大減衰量を調整し得る
同調増幅器１の全体を半導体基板上に形成して集積回路
とすることも容易である。

【００３４】なお、図１に示したこの実施例の同調増幅
器１は、移相回路10および位相反転回路80のそれぞれの
間に直流電流阻止用のキャパシタを設けるとともにＦＥ
Ｔのゲートにバイアス印加用の抵抗を接続して最適な動
作点で各回路が動作するようにしたが、図８に示すよう
に直流電流阻止用のキャパシタ等を省略した状態で適切
な動作点となるように各素子の素子定数を調整するよう
にしてもよい。

【００３５】（第２実施例）図９は、この発明を適用し
た第２実施例の同調増幅器の構成を示す回路図である。
同図に示す同調増幅器１ａは、それぞれが入力信号の位
相を所定量シフトさせることにより所定の周波数におい
て合計で１８０°の位相シフトを行う２つの移相回路30
と、後段の移相回路10の出力信号の位相を反転するとと
もに所定の増幅度で増幅して出力する位相反転回路80
と、帰還抵抗70および入力抵抗74（入力抵抗74は帰還抵
抗70の抵抗値のｎ倍の抵抗値を有しているものとする）
のそれぞれを介することにより位相反転回路80から出力
される信号（帰還信号）と入力端子90に入力される信号
（入力信号）とを所定の割合で加算する加算回路とを含
んで構成されている。上述した２つの移相回路30のそれ
ぞれは、第１実施例の同調増幅器１に含まれる移相回路
10に対して、入出力電圧の相対的な位相関係が反対とな
っており、その他については基本的に同じ構成となって
いる。

【００３６】図１０は、図９に示した前段および後段の
移相回路30の構成を抜き出して示したものである。同図
に示す移相回路30は、ゲートが入力端42に接続されたＦ
ＥＴ32と、このＦＥＴ32のソース・ドレイン間に直列に
接続されたキャパシタ36および可変抵抗34と、ＦＥＴ32
のドレインと正電源との間に接続された抵抗38と、ＦＥ
Ｔ32のソースと負電源との間に接続された抵抗40とを含
んで構成されている。

【００３７】移相回路10と同様に、図１０に示したＦＥ
Ｔ32のソースおよびドレインに接続された２つの抵抗4
0、38の抵抗値はほぼ等しく設定されており、入力端42
に印加される入力電圧の交流成分に着目すると、位相が
一致した信号がＦＥＴ32のソースから、位相が反転した
信号がＦＥＴ32のドレインからそれぞれ出力されるよう
になっている。

【００３８】なお、図９に示した移相回路30内の抵抗46
はＦＥＴ32に適切なバイアス電圧を印加するためのもの
である。

【００３９】このような構成を有する移相回路30におい
て、所定の交流信号が入力端42に入力されると、すなわ
ちＦＥＴ32のゲートに所定の交流電圧（入力電圧）が印
加されると、ＦＥＴ32のソースにはこの入力電圧と同相
の交流電圧が現れ、反対にＦＥＴ32のドレインにはこの
入力電圧と逆相であってソースに現れる電圧と振幅が等
しい交流電圧が現れる。このソースおよびドレインに現
れる交流電圧の振幅をともにＥiとする。

【００４０】このＦＥＴ32のソース・ドレイン間にはキ
ャパシタ36と可変抵抗34とにより構成される直列回路が
接続されている。したがって、ＦＥＴ32のソースおよび
ドレインに現れる電圧のそれぞれを可変抵抗34あるいは
キャパシタ36を介して合成した信号が出力端44から出力
される。

【００４１】ＦＥＴ32のソースとドレインにはそれぞれ
入力電圧と同相および逆相であって電圧振幅がＥiの交
流電圧が現れるため、ソース・ドレイン間の電位差は２
Ｅiとなる。また、キャパシタ36の両端に現れる電圧ＶC
2と可変抵抗34の両端に現れる電圧ＶR2とは互いに９０
°位相がずれており、これらをベクトル的に加算したも
のが、ＦＥＴ32のソース・ドレイン間の電位差２Ｅiに
等しくなる。

【００４２】したがって、図１１に示すように、電圧Ｅ
iの２倍を斜辺とし、キャパシタ36の両端電圧ＶC2と可
変抵抗34の両端電圧ＶR2とが直交する２辺を構成する直
角三角形を形成することになる。このため、入力信号の
振幅が一定で周波数のみが変化した場合には、図１１に
示す半円の円周に沿ってキャパシタ36の両端電圧ＶC2と
可変抵抗34の両端電圧ＶR2とが変化する。

【００４３】可変抵抗34とキャパシタ36の接続点と負電
源との電位差を出力電圧Ｅoとして取り出すものとする
と、この出力電圧Ｅoは、図１１に示した半円において
その中心点を始点とし、電圧ＶC2と電圧ＶR2とが交差す
る円周上の一点を終点とするベクトルで表すことがで
き、その大きさは半円の半径Ｅiに等しくなる。しか
も、入力信号の周波数が変化しても、このベクトルの終
点は円周上を移動するだけであるため、周波数に応じて
出力振幅が変化しない安定した出力を得ることができ
る。

【００４４】また、図１１から明らかなように、電圧Ｖ
C2と電圧ＶR2とは円周上で直角に交わるため、理論的に
はＦＥＴ32のゲートに印加される入力電圧と電圧ＶC2と
の位相差は、周波数ωが０から∞まで変化するに従って
０°から９０°まで変化する。そして、移相回路30全体
の位相シフト量φ2はその２倍であり、周波数に応じて
０°から１８０°まで変化する。

【００４５】次に、上述した入出力電圧間の関係を定量
的に検証する。図１２は、上述した移相回路30を等価的
に表した図である。

【００４６】ＦＥＴ32のソースおよびドレインには、ゲ
ートに印加される入力電圧と同相あるいは逆相の電圧が
それぞれ発生するため、上述した移相回路10の場合と同
様に、これら２つの電圧を発生する２つの電圧源27、28
に置き換えて考えることができる。このとき、図１２に
示す等価回路の閉ループに流れる電流Ｉは、キャパシタ
36の静電容量をＣ、可変抵抗34の抵抗値をＲとすると、
上述した(1)式で表すことができる。したがって、図１
２に示す出力端44と負電源との電位差を出力電圧Ｅoと
して取り出すものとすると、電圧Ｅiと出力電圧Ｅoを加
算した電圧がキャパシタ36の両端電圧に等しいことか
ら、

【数１２】の関係が成立する。上述した(12)式に(1)式を代入して
計算すると、

【数１３】となる。ここで、移相回路10の場合と同様にＣＲ回路の
時定数をＴとした。

【００４７】この(13)式においてｓ＝ｊωを代入して変
形すると、

【数１４】となる。

【００４８】上述した(13)式および(14)式は、移相回路
10について計算した(3)式および(4)式と符号のみ異なっ
ている。したがって、出力電圧Ｅoの絶対値は(5)式をそ
のまま適用することができ、移相回路30は、入出力間の
位相がどのように回転しても、その出力信号の振幅は一
定であることを表している。

【００４９】また、(14)式から出力電圧Ｅoの入力電圧
に対する位相シフト量φ2を求めると、

【数１５】となる。この(15)式から、例えば、ωがほぼ１／Ｔ（＝
１／（ＣＲ））となるような周波数における位相シフト
量φ2はほぼ９０°となる。しかも、可変抵抗34の抵抗
値Ｒを可変することにより、位相シフト量φ2がほぼ９
０°となる周波数ωを変化させることができる。

【００５０】図９に示した位相反転回路80は、第１実施
例において図１に示したものと同じであり、後段の移相
回路30から出力される信号の位相をさらに反転して同調
増幅器１ａの出力端子92から出力する。また、この位相
反転回路80の出力は、帰還抵抗70を介して前段の移相回
路30の入力側に帰還されており、この帰還された信号と
入力抵抗74を介して入力される信号とが加算され、この
加算された電圧が前段の移相回路30の入力端（図１０に
示した入力端42）に印加されている。

【００５１】このような帰還ループを形成することによ
り、ある周波数において２つの移相回路30によって位相
が１８０°シフトされ、さらに位相反転回路80によって
位相が反転され、全体として帰還ループを一巡する信号
の位相シフト量が０°となる。このとき、位相反転回路
80の増幅度を所定の値にして、同調増幅器１ａ全体のル
ープゲインをほぼ１に設定することにより、同調動作が
行われる。

【００５２】ところで、上述した２つの移相回路30およ
び位相反転回路80を含む第２実施例の同調増幅器１ａ
は、その全体を伝達関数Ｋ1を有する回路に置き換える
と、第１実施例の場合と同様に、図５に示すシステム図
で表すことができる。したがって、ミラーの定理によっ
て変換することにより図６に示すシステム図で表すこと
ができ、変換後のシステム全体の伝達関数Ａは(7)式で
表すことができる。

【００５３】また、(13)式から明らかなように、２つの
移相回路30のそれぞれの伝達関数Ｋ21は、

【数１６】であり、このＫ21は上述した(8)式のＫ2と符号のみ異な
っていることから、移相回路30を２段縦続接続した場合
の全体の伝達関数は(9)式に示したＫ3をそのまま適用す
ることができる。また、移相回路30を２段接続した後に
さらに位相反転回路80を接続した場合の全体の伝達関数
も(10)式に示したＫ1を、さらにはミラーの定理によっ
て変換したシステムの伝達関数も(11)式に示したＡをそ
のまま適用することができる。

【００５４】したがって、第２実施例の同調増幅器１ａ
は、第１実施例の同調増幅器１と同様の特性を有してお
り、ω＝０（直流の領域）のときにＡ＝−１／（２ｎ＋
１）となって、最大減衰量を与えることがわかる。ま
た、ω＝∞のときにも最大減衰量を与えることがわか
る。さらに、例えばω＝１／Ｔの同調点（２つの移相回
路30の各時定数が異なる場合であってそれぞれをＴ₁、
Ｔ₂とした場合には、ω＝１／√（Ｔ₁・Ｔ₂)の同調点）
においてはＡ＝１であって帰還抵抗70と入力抵抗74の抵
抗比ｎに無関係であって、図７に示すようにｎの値を変
化させても同調点がずれることなく、かつ同調点の減衰
量も変化しない。

【００５５】このように、この実施例の同調増幅器１ａ
によれば、帰還抵抗70と入力抵抗74の抵抗比ｎを変えて
も同調周波数および同調時の利得が一定であり、最大減
衰量のみを変化させることができる。反対に、最大減衰
量は上述した抵抗比ｎによって決定されるため、各移相
回路30内の可変抵抗34の抵抗値を変えて同調周波数を変
えた場合であっても、この最大減衰量に影響を与えるこ
とはなく、同調周波数、同調周波数における利得、最大
減衰量を互いに干渉しあうことなく調整することができ
る。

【００５６】また、第２実施例の同調増幅器１ａは、Ｆ
ＥＴやキャパシタあるいは抵抗を組み合わせて構成して
おり、どの構成素子も半導体基板上に形成することがで
きることから、同調周波数および最大減衰量を調整し得
る同調増幅器１の全体を半導体基板上に形成して集積回
路とすることも容易である。

【００５７】なお、図９に示したこの実施例の同調増幅
器１ａは、移相回路30および位相反転回路80のそれぞれ
の間に直流電流阻止用のキャパシタを設けるとともにＦ
ＥＴのゲートにバイアス印加用の抵抗を接続して最適な
動作点で各回路が動作するようにしたが、図１３に示す
ように直流電流阻止用のキャパシタ等を省略した状態で
適切な動作点となるように各素子の素子定数を調整する
ようにしてもよい。

【００５８】（その他の実施例）上述した各実施例の同
調増幅器１および１ａは、２つの移相回路10あるいは２
つの移相回路30と位相反転回路80とによって構成されて
おり、これら３つの回路の全体によって合計の位相シフ
ト量を０°にすることにより所定の同調動作を行うよう
になっている。したがって、位相シフト量だけに着目す
ると、３つの回路をどのような順番で接続するかはある
程度の自由度があり、必要に応じて接続順番を決めるこ
とができる。

【００５９】図１４および図１５は、２つの移相回路10
あるいは30と位相反転回路80の接続状態を示す図であ
る。なお、これらの図において、帰還側インピーダンス
素子70ａおよび入力側インピーダンス素子74ａは、各同
調増幅器の出力信号と入力信号とを所定の割合で加算す
るためのものであり、最も一般的には図１等に示すよう
に、帰還側インピーダンス素子70ａとして帰還抵抗70
を、入力側インピーダンス素子74ａとして入力抵抗74を
使用する。

【００６０】但し、帰還側インピーダンス素子70ａおよ
び入力側インピーダンス素子74ａは、それぞれの素子に
入力された信号の位相関係を変えることなく加算できれ
ばよいことから、帰還側インピーダンス素子70ａおよび
入力側インピーダンス素子74ａをともにキャパシタによ
り、あるいは帰還側インピーダンス素子70ａおよび入力
側インピーダンス素子74ａをともにインダクタにより形
成するようにしてもよい。または、抵抗やキャパシタあ
るいはインダクタを組み合わせることにより、インピー
ダンスの実数分および虚数分の比を同時に調整しうるよ
うにして各インピーダンス素子を形成してもよい。

【００６１】図１４(Ａ)には２つの移相回路10の後段に
位相反転回路80を配置した構成が示されており、図１に
示した同調増幅器１に対応している。図１４(Ｂ)には２
つの移相回路30の後段に位相反転回路80を配置した構成
が示されており、図９に示した同調増幅器１ａに対応し
ている。このように、後段に位相反転回路80を配置した
場合には、この位相反転回路80に出力バッファの機能を
持たせることにより、大きな出力電流を取り出すことも
できる。

【００６２】図１４(Ｃ)には２つの移相回路10の間に位
相反転回路80を配置した構成が、図１４(Ｄ)には２つの
移相回路30の間に位相反転回路80を配置した構成がそれ
ぞれ示されている。このように、中間に位相反転回路80
を配置した場合には、２つの移相回路間の相互干渉を完
全に防止することができる。

【００６３】図１５(Ａ)には２つの移相回路10の前段に
位相反転回路80を配置した構成が、図１５(Ｂ)には２つ
の移相回路30の前段に位相反転回路80を配置した構成が
それぞれ示されている。このように、前段に位相反転回
路80を配置した場合には、前段の移相回路10あるいは30
に対する帰還側インピーダンス素子70ａおよび入力側イ
ンピーダンス素子74ａの影響を最小限に抑えることがで
きる。

【００６４】また、上述した実施例において示した移相
回路10、30には可変抵抗14あるいは34が含まれている。
これらの可変抵抗14、34は、具体的には接合型あるいは
ＭＯＳ型のＦＥＴを用いて実現することができる。

【００６５】図１６は、各実施例において示した２つの
移相回路内の可変抵抗14あるいは34をＦＥＴに置き換え
た場合の移相回路の構成を示す図である。

【００６６】同図(Ａ)には、図１に示した２つの移相回
路10において、可変抵抗14をＦＥＴに置き換えた構成が
示されている。同図(Ｂ)には、図９に示した２つの移相
回路30において、可変抵抗34をＦＥＴに置き換えた構成
が示されている。

【００６７】このように、ＦＥＴのソース・ドレイン間
に形成されるチャネルを抵抗体として利用して可変抵抗
14あるいは34の代わりに使用すると、ゲート電圧を可変
に制御してこのチャネル抵抗をある範囲で任意に変化さ
せて各移相回路における位相シフト量を変えることがで
きる。したがって、各同調増幅器において一巡する信号
の位相シフト量が０°となる周波数を変えることがで
き、各実施例の同調増幅器の同調周波数を任意に変更す
ることができる。

【００６８】なお、図１６に示した各移相回路は、可変
抵抗を１つのＦＥＴ、すなわちｐチャネルあるいはｎチ
ャネルのＦＥＴによって構成したが、ｐチャネルのＦＥ
ＴとｎチャネルのＦＥＴとを並列接続して１つの可変抵
抗を構成し、各ＦＥＴのゲートとサブストレート間に大
きさが等しく極性が異なるゲート電圧を印加するように
してもよい。抵抗値を可変する場合にはこのゲート電圧
の大きさを変えればよい。このように、２つのＦＥＴを
組み合わせて可変抵抗を構成することにより、ＦＥＴの
非線形領域の改善を行うことができるため、同調信号の
歪みを少なくすることができる。

【００６９】また、上述した各実施例において示した移
相回路10あるいは30は、キャパシタ16、36と直列に接続
された可変抵抗14あるいは34の抵抗値を変化させて位相
シフト量を変化させることにより全体の同調周波数を変
えるようにしたが、キャパシタ16、36を可変容量素子に
よって形成し、その静電容量を変化させることにより全
体の同調周波数を変えるようにしてもよい。

【００７０】図１７は、各実施例において示した２種類
の移相回路10あるいは30内のキャパシタ16あるいは36を
可変容量ダイオードに置き換えた場合の移相回路の構成
を示す図である。

【００７１】同図(Ａ)には、図１に示した２つの移相回
路10において、可変抵抗14を固定抵抗に置き換えるとと
もにキャパシタ16を可変容量ダイオードに置き換えた構
成が示されている。同図(Ｂ)には、図９に示した２つの
移相回路30において、可変抵抗34を固定抵抗に置き換え
るとともにキャパシタ36を可変容量ダイオードに置き換
えた構成が示されている。

【００７２】なお、図１７(Ａ)、(Ｂ)において、可変容
量ダイオードに直列に接続されたキャパシタは、可変容
量ダイオードのアノード・カソード間に逆バイアス電圧
を印加する際にその直流電流を阻止するためのものであ
り、そのインピーダンスは動作周波数において極めて小
さく、すなわち大きな静電容量を有している。また、図
１７(Ａ)、(Ｂ)に示したキャパシタの両端の電位は直流
成分をみると一定であるため、交流成分の振幅より大き
な逆バイアス電圧をアノード・カソード間に印加するこ
とにより、各可変容量ダイオードを容量可変のキャパシ
タとして機能させることができる。

【００７３】このように、キャパシタ16あるいは36を可
変容量ダイオードで構成し、そのアノード・カソード間
に印加する逆バイアス電圧の大きさを可変に制御してこ
の可変容量ダイオードの静電容量をある範囲で任意に変
化させて各移相回路における位相シフト量を変えること
ができる。したがって、各同調増幅器において一巡する
信号の位相シフト量が０°となる周波数を変えることが
でき、同調増幅器の同調周波数を任意に変更することが
できる。

【００７４】ところで、上述した図１７(Ａ)、(Ｂ)では
可変容量素子として可変容量ダイオードを用いたが、ソ
ースおよびドレインを直流的に固定電位に接続するとと
もにゲートに可変電圧を印加したＦＥＴを用いるように
してもよい。上述したように、図１７(Ａ)、(Ｂ)に示し
た可変容量ダイオードの両端電位は直流的に固定されて
いるため、これらの可変容量ダイオードを上述したＦＥ
Ｔに置き換えるだけでよく、ゲートに印加する電圧を可
変することによりゲート容量、すなわちＦＥＴが有する
静電容量を変えることができる。

【００７５】また、上述した図１７(Ａ)、(Ｂ)では可変
容量ダイオードの静電容量のみを可変したが、同時に可
変抵抗14あるいは34の抵抗値を可変するようにしてもよ
い。図１７(Ｃ)には、図１に示した２つの移相回路10に
おいて、可変抵抗14を用いるとともにキャパシタ16を可
変容量ダイオードに置き換えた構成が示されている。同
図(Ｄ)には、図９に示した２つの移相回路30において、
可変抵抗34を用いるとともにキャパシタ36を可変容量ダ
イオードに置き換えた構成が示されている。これらにお
いて可変容量ダイオードをゲート容量可変のＦＥＴに置
き換えてもよいことは当然である。

【００７６】また、図１７(Ｃ)、(Ｄ)に示した可変抵抗
を図１６に示したようにＦＥＴのチャネル抵抗を利用し
て形成することができることはいうまでもない。特に、
ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列接続
して１つの可変抵抗を構成し、各ＦＥＴのベースとサブ
ストレート間に大きさが等しく極性が異なるゲート電圧
を印加した場合には、ＦＥＴの非線形領域の改善を行う
ことができるため、同調信号の歪みを少なくすることが
できる。

【００７７】このように、可変抵抗と可変容量素子を組
み合わせて移相回路を構成した場合であっても、可変抵
抗の抵抗値および可変容量素子の静電容量をある範囲で
任意に変化させて各移相回路における位相シフト量を変
えることができる。したがって、各同調増幅器において
一巡する信号の位相シフト量が０°となる周波数を変え
ることができ、同調増幅器の同調周波数を任意に変更す
ることができる。

【００７８】また、上述したように可変抵抗や可変容量
素子を用いる場合の他、素子定数が異なる複数の抵抗あ
るいはキャパシタを用意しておいて、スイッチを切り換
えることにより、これら複数の素子の中から１つあるい
は複数を選ぶようにしてもよい。この場合にはスイッチ
切り換えにより接続する素子の個数および接続方法（直
列接続、並列接続あるいはこれらの組み合わせ）によっ
て、素子定数を不連続に切り換えることができる。例え
ば、可変抵抗の代わりに抵抗値がＲ、２Ｒ、４Ｒ、…と
いった２のｎ乗の系列の複数の抵抗を用意しておいて、
１つあるいは任意の複数を選択して直列接続することに
より、等間隔の抵抗値の切り換えをより少ない素子で容
易に実現することができる。同様に、キャパシタの代わ
りに静電容量がＣ、２Ｃ、４Ｃ、…といった２のｎ乗の
系列の複数のキャパシタを用意しておいて、１つあるい
は任意の複数を選択して並列接続することにより、等間
隔の静電容量の切り換えをより少ない素子で容易に実現
することができる。このため、同調周波数が複数ある回
路、例えばＡＭラジオにこの実施例の同調増幅器を適用
して、複数の放送局から１局を選局して受信するような
用途に適している。

【００７９】また、上述した各実施例の同調増幅器１等
を半導体基板上に形成した場合には、実用上キャパシタ
16あるいは36としてあまり大きな静電容量を設定するこ
とができない。したがって、半導体基板上に実際に形成
したキャパシタの小さな静電容量の回路を工夫すること
により、見かけ上大きくすることができれば時定数Ｔを
大きな値に設定して同調周波数の低周波数化を図る際に
都合がよい。

【００８０】図１８は、図１等に示した移相回路10、30
に用いたキャパシタ16あるいは36を素子単体ではなく回
路によって構成した変形例を示す図であり、実際に半導
体基板上に形成されるキャパシタの静電容量を見かけ上
大きくみせる静電容量変換回路として機能する。なお、
図１８に示した回路全体が移相回路10あるいは30に含ま
れるキャパシタ16あるいは36に対応している。

【００８１】図１８に示す静電容量変換回路16ａは、所
定の静電容量Ｃ0を有するキャパシタ210と、２つのオペ
アンプ212、214と、４つの抵抗216、218、220、222とを
含んで構成されている。

【００８２】１段目のオペアンプ212は、出力端子と反
転入力端子との間に抵抗218（この抵抗値をＲ18とす
る）が接続されており、さらにこの反転入力端子が抵抗
216（この抵抗値をＲ16とする）を介して接地されてい
る。

【００８３】１段目のオペアンプ212の非反転入力端子
に印加される電圧Ｅ1と出力端子に現れる電圧Ｅ2との間
には、

【数１７】の関係がある。この１段目のオペアンプ212は、主にイ
ンピーダンス変換を行うバッファとして機能するもので
あり、利得は１であってもよい。利得１の場合とはＲ18
／Ｒ16＝０のとき、すなわちＲ16を無限大（抵抗216を
除去すればよい）、あるいはＲ18を０Ω（直結すればよ
い）に設定する。

【００８４】また、２段目のオペアンプ214は、出力端
子と反転入力端子との間に抵抗222（この抵抗値をＲ22
とする）が接続されているとともに反転入力端子と上述
したオペアンプ212の出力端子との間に抵抗220（この抵
抗値をＲ20とする）が接続されており、さらに非反転入
力端子が接地されている。

【００８５】２段目のオペアンプ214の出力端子に現れ
る電圧をＥ3とすると、この電圧Ｅ3と１段目のオペアン
プ212の出力端子に現れる電圧Ｅ2との間には、

【数１８】の関係がある。このように２段目のオペアンプ214は反
転増幅器として機能するものであり、その入力側を高イ
ンピーダンスに設定するために１段目のオペアンプ212
が使用されている。

【００８６】また、このような接続がなされた１段目の
オペアンプ212の非反転入力端子と２段目のオペアンプ2
14の出力端子との間には、上述したように所定の静電容
量を有するキャパシタ210が接続されている。

【００８７】図１８に示した静電容量変換回路16ａにお
いて、キャパシタ210を除く回路全体の伝達関数をＫ4と
すると、静電容量変換回路14ａは図１９に示すシステム
図で表すことができる。図２０は、これをミラーの定理
によって変換したシステム図である。

【００８８】図１９に示したインピーダンスＺ0を用い
て図２０に示したインピーダンスＺ1を表すと、

【数１９】となる。ここで、図１８に示した静電容量変換回路16ａ
の場合には、インピーダンスＺ0＝１／（ｊωＣ0）であ
り、これを(19)式に代入して、

【数２０】

【数２１】となる。この(21)式は、静電容量変換回路16ａにおいて
キャパシタ210が有する静電容量Ｃ0が見掛け上は（１−
Ｋ4）倍になったことを示している。

【００８９】したがって、利得Ｋ4が負の場合には常に
（１−Ｋ4）は１より大きくなるため、静電容量Ｃ0を大
きいほうに変化させることができる。

【００９０】ところで、図１８に示した静電容量変換回
路16ａにおける増幅器の利得、すなわちオペアンプ212
と214の全体により構成される増幅器の利得Ｋ4は、(17)
式および(18)式から、

【数２２】となる。この(22)式を(21)式に代入すると、

【数２３】となる。したがって、４つの抵抗216、218、220、222の
抵抗値を所定の値に設定することにより、２つの端子22
4、226間の見掛け上の静電容量Ｃを大きくすることがで
きる。

【００９１】また、１段目のオペアンプ212による増幅
器の利得が１の場合、すなわち上述したようにＲ16を無
限大（抵抗216を除去）、あるいはＲ18を０Ωに設定し
たときであってＲ18／Ｒ16＝０の場合には、上述した(2
3)式は簡略化されて、

【数２４】となる。

【００９２】図２１は、図１８に示した第１のオペアン
プ212の反転入力端子に接続されている抵抗216を除去し
た静電容量変換回路16ｂの構成を示す図である。この場
合には、端子224、226間に現れる静電容量Ｃは(24)式に
より表されるため、Ｒ22とＲ20の比を変化させるだけで
Ｃ0を大きいほうに変化させることができる。

【００９３】このように、上述した静電容量変換回路16
ａあるいは16ｂは、抵抗220と抵抗222との抵抗比Ｒ22／
Ｒ20あるいは抵抗216と抵抗218との抵抗比Ｒ18／Ｒ16を
変えることにより、実際に半導体基板上に形成するキャ
パシタ210の静電容量Ｃ0を見掛け上大きい方に変換する
ことができる。そのため、半導体基板上に図１等に示し
た同調増幅器１等の全体を形成するような場合には、半
導体基板上に小さな静電容量Ｃ0を有するキャパシタ210
を形成しておいて、図１８あるいは図２１に示した回路
によって大きな静電容量Ｃに変換することができ、集積
化に際して好都合となる。特に、このようにして大きな
静電容量を確保することができれば、図１に示した同調
増幅器１等の全体の実装面積を小型化して、材料コスト
等の低減も可能となる。

【００９４】また、抵抗216、218、220、222の中の少な
くとも１つ（図２１に示した静電容量変換回路16ｂの場
合は抵抗220、222の少なくとも１つ）を可変抵抗により
形成することにより、具体的には接合型やＭＯＳ型のＦ
ＥＴあるいはｐチャネルＦＥＴとｎチャネルＦＥＴとを
並列に接続して可変抵抗を形成することにより、容易に
静電容量が可変のキャパシタを形成することができる。
したがって、このキャパシタを図１７に示した可変容量
ダイオードの代わりに使用することにより、位相シフト
量をある範囲で任意に変化させることができる。このた
め、同調増幅器において一巡する信号の位相シフト量が
０°となる周波数を変えることができ、各実施例の同調
増幅器の同調周波数を任意に変更することができる。

【００９５】なお、上述したように第１段目のオペアン
プ212は入力インピーダンスを高くするためのバッファ
として用いているため、このオペアンプ212をエミッタ
ホロワ回路あるいはソースホロワ回路に置き換えるよう
にしてもよい。

【００９６】図２２は、１段目にエミッタホロワ回路を
用いた静電容量変換回路16ｃの構成を示す図である。同
図に示す静電容量変換回路16ｃは、図１８に示した１段
目のオペアンプ212および２つの抵抗216、218をバイポ
ーラトランジスタと抵抗からなるエミッタホロワ回路22
8に置き換えた構成を有している。

【００９７】図２３は、１段目にソースホロワ回路を用
いた静電容量変換回路16ｄの構成を示す図である。同図
に示す静電容量変換回路16ｄは、図１８に示した１段目
のオペアンプ212および２つの抵抗216、218をＦＥＴと
抵抗からなるソースホロワ回路230に置き換えた構成を
有している。

【００９８】また、上述した静電容量変換回路16ｃ、16
ｄのそれぞれは、オペアンプ214に接続されている抵抗2
20、222の抵抗比を変えることにより端子224、226間の
見掛け上の静電容量Ｃを任意に変化させることができる
点は図１８等に示した静電容量変換回路16ａ等と同じで
ある。したがって、抵抗220、222の少なくとも一方を、
接合型やＭＯＳ型のＦＥＴあるいはｐチャネルＦＥＴと
ｎチャネルＦＥＴとを並列に接続した可変抵抗に置き換
えることにより、静電容量可変のキャパシタを構成する
ことができ、このキャパシタを図１７に示した可変容量
ダイオードの代わりに使用することにより、位相シフト
量をある範囲で任意に変化させることができる。このた
め、各同調増幅器において一巡する信号の位相シフト量
が０°となる周波数を変えることができ、各実施例の同
調増幅器の同調周波数を任意に変更することができる。

【００９９】なお、この発明は上記実施例に限定される
ものではなく、この発明の要旨の範囲内で種々の変形実
施が可能である。

【０１００】例えば、図１等に示した各同調増幅器にお
いては、帰還側インピーダンス素子として抵抗値が固定
の帰還抵抗70を用い、入力側インピーダンス素子として
抵抗値可変の入力抵抗74を用いるようにしたが、反対に
帰還側インピーダンス素子を可変抵抗によって形成する
ようにしてもよい。あるいは、帰還側インピーダンス素
子および入力側インピーダンス素子の両方を抵抗値が固
定の抵抗によって形成するようにしてもよい。

【０１０１】また、帰還抵抗あるいは入力抵抗のいずれ
か一方を可変抵抗によって形成する場合には、この可変
抵抗を図１６に示したようにＦＥＴのチャネル抵抗を利
用して形成することができることはいうまでもない。特
に、ｐチャネルのＦＥＴとｎチャネルのＦＥＴとを並列
接続して１つの可変抵抗を構成し、各ＦＥＴのベースと
サブストレート間に大きさが等しく極性が異なるゲート
電圧を印加した場合には、ＦＥＴの非線形領域の改善を
行うことができるため、同調信号の歪みを少なくするこ
とができる。

【０１０２】また、帰還側インピーダンス素子および入
力側インピーダンス素子をキャパシタとした場合には少
なくとも一方を可変容量ダイオードやゲート容量可変の
ＦＥＴにより構成して最大減衰量を任意に変更可能に形
成してもよい。

【０１０３】また、上述した実施例の同調増幅器１等に
は２つの移相回路が含まれているが、同調周波数を可変
する場合には、両方の移相回路に含まれるＣＲ回路を構
成する抵抗とキャパシタの少なくとも一方の素子定数を
変える場合の他、一方の移相回路に含まれるＣＲ回路を
構成する抵抗とキャパシタの少なくとも一方の素子定数
を変える場合が考えられる。あるいは、各移相回路内の
可変抵抗14、34を抵抗値が固定の抵抗に置き換えて、同
調周波数が固定の同調増幅器を構成するようにしてもよ
い。

【０１０４】また、上述した実施例の同調増幅器を半導
体基板上に集積化する際には、例えばシリコン酸化膜等
の絶縁膜を挟んで電極を形成したり、上述したようにＦ
ＥＴのゲート容量を利用して移相回路内のキャパシタを
形成することができる。

【０１０５】また、上述した図１等においては、接合型
のＦＥＴ12あるいはＦＥＴ32を用いて移相回路10等を構
成する場合を図示したが、ＭＯＳ型のＦＥＴにより、あ
るいはバイポーラトランジスタによって移相回路を構成
するようにしてもよい。

【０１０６】ＦＥＴをバイポーラトランジスタに置き換
えた移相回路においては、入力信号がベースに入力され
たときにベース・エミッタ間で電流が流れるため、エミ
ッタに現れる電圧（交流電圧）とコレクタに現れる電圧
（交流電圧）とは正確には同じにはならない。但し、電
流増幅度が数十倍から百倍程度である場合には、その差
は１％から数％であり、事実上無視することができる。
あるいは、エミッタ抵抗よりコレクタ抵抗を若干大きく
設定することにより、この差を補正するようにしてもよ
い。

【０１０７】特に、バイポーラトランジスタを用いて移
相回路を構成した場合には、動作周波数の上限を高くす
ることができ、また、ベース・エミッタ間の電位差がＦ
ＥＴのゲート・ソース間の電位差よりも小さいため移相
回路に入出力される信号振幅の減衰を少なくすることが
できる。したがって、少なくとも１段目の移相回路10あ
るいは30をバイポーラトランジスタを用いて構成するこ
とが好ましい。但し、２段目の移相回路は高入力インピ
ーダンスにする必要があるため、ＦＥＴを用いて構成す
ることが好ましい。

【０１０８】

【発明の効果】以上の各実施例に基づく説明から明らか
なように、この発明の同調増幅器を構成する各素子は集
積回路の製法によって形成することが可能であるから、
同調増幅器を半導体ウエハ上に集積回路として小型に形
成でき、大量生産によって安価に作ることができる。

【０１０９】特に、各移相回路におけるＣＲ回路の可変
抵抗としてＦＥＴのソース・ドレイン間のチャネルを使
用し、このＦＥＴのゲートに印加する制御電圧を変化さ
せてチャネルの抵抗を変化させるように構成すると、制
御電圧を印加する配線のインダクタンスや静電容量の影
響を回避することができ、ほぼ設計どおりの理想的な特
性を備えた同調増幅器を得ることができる。

【０１１０】また、この発明の同調増幅器は、最大減衰
量が入力側インピーダンス素子と帰還側インピーダンス
素子の抵抗比によって決まるとともに、同調周波数が各
移相回路におけるＣＲ回路の時定数によって決まるた
め、最大減衰量や同調周波数および同調周波数における
利得を互いに干渉しあうことなく設定することができ
る。

【０１１１】従来のＬＣ共振を利用した同調増幅器にお
いては、同調周波数ωが１／√ＬＣであるから、同調周
波数を調整するために静電容量Ｃまたはインダクタンス
Ｌを変化させると、同調周波数はその変化量の平方根に
比例して変化するが、この発明の同調増幅器では同調周
波数ωが例えば１／（ＣＲ）であるから、同調周波数は
抵抗値Ｒあるいは静電容量Ｃに比例して変化させること
ができるので、大幅な変更および調整が可能となる。

【図面の簡単な説明】

【図１】この発明を適用した第１実施例の同調増幅器の
構成を示す回路図、

【図２】図１に示した移相回路の構成を抜き出して示し
た図、

【図３】移相回路の入出力電圧とキャパシタ等に現れる
電圧との関係を示すベクトル図、

【図４】図２に示した移相回路を等価的に表した図、

【図５】２つの移相回路の全体を伝達関数Ｋ1 を有す
る回路に置き換えたシステム図、

【図６】図５に示すシステムをミラーの定理によって変
換したシステム図、

【図７】第１実施例の同調増幅器の同調特性を示す図、

【図８】第１実施例の同調増幅器の変形例を示す図、

【図９】第２実施例の同調増幅器の構成を示す図、

【図１０】図９に示した移相回路の構成を抜き出して示
した図、

【図１１】移相回路の入出力電圧とキャパシタ等に現れ
る電圧との関係を示すベクトル図、

【図１２】図１０に示した移相回路を等価的に表した
図、

【図１３】第２実施例の同調増幅器の変形例を示す図、

【図１４】移相回路と位相反転回路との接続形態を示す
図、

【図１５】移相回路と位相反転回路との接続形態を示す
図、

【図１６】移相回路の可変抵抗をＦＥＴに置き換えた移
相回路の構成を示す図、

【図１７】移相回路のキャパシタを可変容量ダイオード
に置き換えた移相回路の構成を示す図、

【図１８】キャパシタが実際に有する静電容量を見かけ
上大きくする静電容量変換回路の構成を示す図、

【図１９】図１８に示した回路を伝達関数を用いて表し
た図、

【図２０】図１９に示す構成をミラーの定理によって変
換した図、

【図２１】図１８の回路を簡略化した静電容量変換回路
の構成を示す図、

【図２２】１段目にエミッタホロワ回路を用いた静電容
量変換回路の構成を示す図、

【図２３】１段目にソースホロワ回路を用いた静電容量
変換回路の構成を示す図、

【図２４】従来の同調増幅器における同調周波数、同調
周波数における利得、最大減衰量の関係の一例を示す特
性曲線図である。

【符号の説明】

１、1a 同調増幅器 10、30 移相回路 12、32 電界効果トランジスタ（ＦＥＴ） 14、34 可変抵抗 16、36 キャパシタ 18、20、38、40 抵抗 70 帰還抵抗 74 入力抵抗 80 位相反転回路 90 入力端子 92 出力端子

Claims

【特許請求の範囲】

【請求項１】入力信号が一方端に入力される入力側イ
ンピーダンス素子と、帰還信号が一方端に入力される帰
還側インピーダンス素子とを含んでおり、前記入力信号
と前記帰還信号とを加算する加算回路と、入力された交流信号を同相および逆相の交流信号に変換
して出力する変換手段と、前記変換手段によって変換さ
れた一方の交流信号をキャパシタを介して他方の交流信
号を抵抗を介して合成する合成手段とを含む２つの移相
回路と、入力される交流信号の位相を反転するとともに所定の増
幅度で増幅して出力する位相反転回路と、を備え、前記２つの移相回路および前記位相反転回路の
それぞれを縦続接続し、これら縦続接続された複数の回
路の中の初段の回路に対して前記加算回路によって加算
された信号を入力するとともに、最終段の回路から出力
される信号を前記帰還信号として前記帰還側インピーダ
ンス素子の一方端に入力し、これら複数の回路のいずれ
かの出力を同調信号として出力することを特徴とする同
調増幅器。
【請求項２】請求項１において、前記移相回路に含まれる前記変換手段は、ソースおよび
ドレインのそれぞれにあるいはエミッタおよびコレクタ
のそれぞれに抵抗値がほぼ等しい抵抗が接続されている
とともにゲートあるいはベースに入力信号が入力される
トランジスタによって構成されており、前記トランジス
タのソース・ドレイン間あるいはエミッタ・コレクタ間
に前記合成手段を構成する前記キャパシタおよび前記抵
抗からなる直列回路を接続し、これらの前記キャパシタ
および前記抵抗の接続の仕方を前記２つの移相回路にお
いて同じにしたことを特徴とする同調増幅器。
【請求項３】請求項１または２において、前記入力側インピーダンス素子および前記帰還側インピ
ーダンス素子のそれぞれは抵抗であることを特徴とする
同調増幅器。
【請求項４】請求項３において、前記入力側インピーダンス素子および前記帰還側インピ
ーダンス素子の少なくとも一方を可変抵抗により形成
し、前記入力側インピーダンス素子および前記帰還側イ
ンピーダンス素子の抵抗比を変えることにより、最大減
衰量を変化させることを特徴とする同調増幅器。
【請求項５】請求項１または２において、前記入力側インピーダンス素子および前記帰還側インピ
ーダンス素子のそれぞれはキャパシタであることを特徴
とする同調増幅器。
【請求項６】請求項５において、前記入力側インピーダンス素子および前記帰還側インピ
ーダンス素子の少なくとも一方を可変容量素子により形
成し、前記入力側インピーダンス素子および前記帰還側
インピーダンス素子の静電容量比を変化させることによ
り、最大減衰量を変えることを特徴とする同調増幅器。
【請求項７】請求項１または２において、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗を可変抵抗により形成し、この抵抗値を変
えることにより、同調周波数を変化させることを特徴と
する同調増幅器。
【請求項８】請求項４または７において、前記可変抵抗をＦＥＴのチャネルによって形成し、ゲー
ト電圧を変えてチャネル抵抗を変えることを特徴とする
同調増幅器。
【請求項９】請求項４または７において、前記可変抵抗をｐチャネル型のＦＥＴとｎチャネル型の
ＦＥＴとを並列接続することにより形成し、極性が異な
る各ＦＥＴのゲート電圧の大きさを変えてチャネル抵抗
を変えることを特徴とする同調増幅器。
【請求項１０】請求項１または２において、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタを可変容量素子により形成し、この
静電容量を変えることにより、同調周波数を変化させる
ことを特徴とする同調増幅器。
【請求項１１】請求項６または１０において、前記可変容量素子を逆バイアス電圧が変更可能な可変容
量ダイオード、あるいはゲート電圧可変によってゲート
容量が変更可能なＦＥＴによって形成することを特徴と
する同調増幅器。
【請求項１２】請求項１または２において、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段の抵抗として抵抗値が固定の複数の抵抗を有して
おり、スイッチ切り換えにより選択的に接続することに
より、同調周波数を変化させることを特徴とする同調増
幅器。
【請求項１３】請求項１または２において、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタとして静電容量が固定の複数のキャ
パシタを有しており、スイッチ切り換えにより選択的に
接続することにより、同調周波数を変化させることを特
徴とする同調増幅器。
【請求項１４】請求項１または２において、前記２つの移相回路の少なくとも一方に含まれる前記合
成手段のキャパシタを、利得が負の値を有する増幅器
と、前記増幅器の入出力間に並列接続されたキャパシタ
素子に置き換えることにより、前記増幅器の入力側から
みた静電容量を実際に前記キャパシタ素子が有する静電
容量よりも大きくすることを特徴とする同調増幅器。
【請求項１５】請求項１４において、前記増幅器の利得を可変して前記増幅器の入力側からみ
た静電容量を変えることにより、同調周波数を変化させ
ることを特徴とする同調増幅器。
【請求項１６】入力抵抗を介して入力された交流信号
を同相および逆相の交流信号に変換して出力する変換手
段と、変換された前記２つの交流信号を第１のキャパシ
タおよび第１の抵抗を介して合成して移相する手段とよ
りなる第１の移相回路と、前記第１の移相回路で移相された交流信号を同相および
逆相の交流信号に変換して出力する変換手段と、変換さ
れた前記２つの交流信号を第２のキャパシタおよび第２
の抵抗を介して合成して移相する手段とよりなり、前記
第１の移相回路と同じ方向に移相する第２の移相回路
と、前記第２の移相回路の出力の位相を反転して出力する位
相反転回路と、前記位相反転回路の出力を帰還抵抗を介して前記第１の
移相回路の変換手段の入力へ帰還する回路と、を備えることを特徴とする同調増幅器。
【請求項１７】請求項１６において、前記第１の移相回路の第１の抵抗および／または前記第
２の移相回路の第２の抵抗の抵抗値を変化させて同調周
波数を変化させることを特徴とする同調増幅器。
【請求項１８】請求項１６において、前記入力抵抗および前記帰還抵抗の抵抗値の比を変化さ
せて最大減衰量を変化させることを特徴とする同調増幅
器。
【請求項１９】請求項１６において、各抵抗をＦＥＴのチャネルで形成することを特徴とする
同調増幅器。
【請求項２０】請求項１〜１９のいずれかにおいて、半導体集積回路として形成することを特徴とする同調増
幅器。