JPH0851201A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0851201A JPH0851201A JP20284594A JP20284594A JPH0851201A JP H0851201 A JPH0851201 A JP H0851201A JP 20284594 A JP20284594 A JP 20284594A JP 20284594 A JP20284594 A JP 20284594A JP H0851201 A JPH0851201 A JP H0851201A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【目的】 光露光技術の製造限界以下の寸法のゲート電
極を形成しうるようにする。 【構成】 ｐ型シリコン基板１上に素子分離酸化膜２、
ゲート酸化膜３を形成しその上にシリコン窒化膜４を成
膜する。所定のパターンのフォトレジスト膜５ａを形成
し〔（ａ）図〕、これをマスクにシリコン窒化膜をパタ
ーニングし、その上にポリシリコン膜６ａを形成する
〔（ｂ）図〕。ポリシリコン膜６ａをエッチバックして
シリコン窒化膜の側面にゲート電極６を形成する
〔（ｃ）図〕。シリコン窒化膜を除去し、イオン注入に
よりｎ+ 型拡散層７を形成する〔（ｄ）図〕。
極を形成しうるようにする。 【構成】 ｐ型シリコン基板１上に素子分離酸化膜２、
ゲート酸化膜３を形成しその上にシリコン窒化膜４を成
膜する。所定のパターンのフォトレジスト膜５ａを形成
し〔（ａ）図〕、これをマスクにシリコン窒化膜をパタ
ーニングし、その上にポリシリコン膜６ａを形成する
〔（ｂ）図〕。ポリシリコン膜６ａをエッチバックして
シリコン窒化膜の側面にゲート電極６を形成する
〔（ｃ）図〕。シリコン窒化膜を除去し、イオン注入に
よりｎ+ 型拡散層７を形成する〔（ｄ）図〕。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、微細なゲート電極の形成方法に関するも
のである。
に関し、特に、微細なゲート電極の形成方法に関するも
のである。
【０００２】
【従来の技術】この種半導体装置の従来の製造方法につ
いて図２を参照して説明する。なお、図２（ａ）〜
（ｃ）は、従来の製造方法を工程順に示した工程断面図
である。まず、ｐ型シリコン基板１上に選択酸化法によ
り、素子分離酸化膜２を形成し素子分離酸化膜の形成さ
れていない領域に熱酸化により膜厚約９０Åのゲート酸
化膜３を形成する。その上に、ＣＶＤ（Chemical Vapor
Deposition ）法により２０００Å程度の厚さのポリシ
リコン膜６ａを成膜し、リソグラフィ技術により所定の
パターンのフォトレジスト膜５ｂ形成する〔図２
（ａ）〕。
いて図２を参照して説明する。なお、図２（ａ）〜
（ｃ）は、従来の製造方法を工程順に示した工程断面図
である。まず、ｐ型シリコン基板１上に選択酸化法によ
り、素子分離酸化膜２を形成し素子分離酸化膜の形成さ
れていない領域に熱酸化により膜厚約９０Åのゲート酸
化膜３を形成する。その上に、ＣＶＤ（Chemical Vapor
Deposition ）法により２０００Å程度の厚さのポリシ
リコン膜６ａを成膜し、リソグラフィ技術により所定の
パターンのフォトレジスト膜５ｂ形成する〔図２
（ａ）〕。
【０００３】続いて、フォトレジスト膜５ｂをマスクと
し、ＲＩＥ（Reactive Ion Etching）法等のドライエッ
チング法を用いて、ポリシリコン膜６ａをパターニング
してゲート電極６を形成する。その後、フォトレジスト
膜５ｂを剥離する〔図２（ｂ）〕。続いて、リン（Ｐ）
等のｎ型不純物をイオン注入してソース・ドレイン領域
となるｎ+ 型拡散層７を形成する〔図２（ｃ）〕。
し、ＲＩＥ（Reactive Ion Etching）法等のドライエッ
チング法を用いて、ポリシリコン膜６ａをパターニング
してゲート電極６を形成する。その後、フォトレジスト
膜５ｂを剥離する〔図２（ｂ）〕。続いて、リン（Ｐ）
等のｎ型不純物をイオン注入してソース・ドレイン領域
となるｎ+ 型拡散層７を形成する〔図２（ｃ）〕。
【０００４】現在のＭＯＳトランジスタの製造方法で
は、上述のようにゲート電極の形成にフォトリソグラフ
ィ技術を用いている。そのため、光露光技術における微
細化のの限界がゲート電極の寸法上の限界となってい
る。これに対し、特開昭６３−４３３７４号公報では、
ＣＶＤ技術の膜厚制御性の利点を生かして、ゲート電極
を光露光技術の限界以下に微細化する方法が提案されて
いる。その製造工程は次の通りである。
は、上述のようにゲート電極の形成にフォトリソグラフ
ィ技術を用いている。そのため、光露光技術における微
細化のの限界がゲート電極の寸法上の限界となってい
る。これに対し、特開昭６３−４３３７４号公報では、
ＣＶＤ技術の膜厚制御性の利点を生かして、ゲート電極
を光露光技術の限界以下に微細化する方法が提案されて
いる。その製造工程は次の通りである。
【０００５】 ゲート酸化膜上にポリシリコン膜を形
成する。 ポリシリコン膜上に所定のパターンのシリコン酸化
膜を形成する。 ポリシリコン膜上およびシリコン酸化膜の側面部分
に選択的にタングステン（Ｗ）を成長させて、“Ｌ”字
状のタングステン膜を形成する。 シリコン酸化膜を除去した後タングステン膜をエッ
チバックして所定のパターン（ゲート電極パターン）に
加工する。 タングステン膜をマスクにポリシリコン膜をパター
ニングして、ポリシリコン／タングステンの２層膜から
なるゲート電極を形成する。
成する。 ポリシリコン膜上に所定のパターンのシリコン酸化
膜を形成する。 ポリシリコン膜上およびシリコン酸化膜の側面部分
に選択的にタングステン（Ｗ）を成長させて、“Ｌ”字
状のタングステン膜を形成する。 シリコン酸化膜を除去した後タングステン膜をエッ
チバックして所定のパターン（ゲート電極パターン）に
加工する。 タングステン膜をマスクにポリシリコン膜をパター
ニングして、ポリシリコン／タングステンの２層膜から
なるゲート電極を形成する。
【０００６】
【発明が解決しようとする課題】ＭＯＳ型の半導体装置
においては、年々微細化・高密度化が進められており、
それに伴ってゲート電極もクオータミクロン（１／４μ
ｍ）にまで微細化されている。ところが、これ以上に微
細化を進めようとしても既に０．２５μｍ程度と現在の
光露光技術の限界に達しているので、通常のフォトリソ
グラフィ技術を採用している限り、不可能である。
においては、年々微細化・高密度化が進められており、
それに伴ってゲート電極もクオータミクロン（１／４μ
ｍ）にまで微細化されている。ところが、これ以上に微
細化を進めようとしても既に０．２５μｍ程度と現在の
光露光技術の限界に達しているので、通常のフォトリソ
グラフィ技術を採用している限り、不可能である。
【０００７】而して、特開昭６３−４３３７４号公報に
て提案された技術によれば光露光技術の限界以下の寸法
に加工すること可能である。しかし、現在の成膜技術で
はシリコン酸化膜の側面にのみ安定してタングステンを
選択成長させることは困難であるので、シリコン酸化膜
側面のタングステン膜を高精度の膜厚に形成することが
できず、ゲート長のばらつきが大きくなるという欠点が
あった。また、この従来例では、多くの工数が必要とな
り工程が複雑になるという問題点もあった。本発明は、
この点に鑑みてなされたものであって、その目的は、多
くの工数を必要とすることなく、光露光技術の限界を越
えて微細化されたゲート電極を高い精度で形成しうるよ
うにすることである。
て提案された技術によれば光露光技術の限界以下の寸法
に加工すること可能である。しかし、現在の成膜技術で
はシリコン酸化膜の側面にのみ安定してタングステンを
選択成長させることは困難であるので、シリコン酸化膜
側面のタングステン膜を高精度の膜厚に形成することが
できず、ゲート長のばらつきが大きくなるという欠点が
あった。また、この従来例では、多くの工数が必要とな
り工程が複雑になるという問題点もあった。本発明は、
この点に鑑みてなされたものであって、その目的は、多
くの工数を必要とすることなく、光露光技術の限界を越
えて微細化されたゲート電極を高い精度で形成しうるよ
うにすることである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、（１）半導体基板上に素子分離領
域を形成して素子領域を画定する工程と、（２）前記素
子領域上にゲート絶縁膜を形成する工程と、（３）全面
に段差形成材料層を形成する工程と、（４）フォトリソ
グラフィ法により、端部が前記ゲート絶縁膜上に位置す
るように前記段差形成材料層をパターニングする工程
と、（５）全面に導電体層を形成する工程と、（６）前
記導電体層をエッチバックして前記段差形成材料層の側
面部分にのみ残るように加工する工程と、（７）前記段
差形成材料層をエッチング除去する工程と、（８）前記
導電体層の残された部分をマスクとして前記半導体基板
表面に不純物を導入してソース・ドレイン領域となる不
純物拡散層を形成する工程と、を含む半導体装置の製造
方法、が提供される。
に、本発明によれば、（１）半導体基板上に素子分離領
域を形成して素子領域を画定する工程と、（２）前記素
子領域上にゲート絶縁膜を形成する工程と、（３）全面
に段差形成材料層を形成する工程と、（４）フォトリソ
グラフィ法により、端部が前記ゲート絶縁膜上に位置す
るように前記段差形成材料層をパターニングする工程
と、（５）全面に導電体層を形成する工程と、（６）前
記導電体層をエッチバックして前記段差形成材料層の側
面部分にのみ残るように加工する工程と、（７）前記段
差形成材料層をエッチング除去する工程と、（８）前記
導電体層の残された部分をマスクとして前記半導体基板
表面に不純物を導入してソース・ドレイン領域となる不
純物拡散層を形成する工程と、を含む半導体装置の製造
方法、が提供される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
の製造工程を説明するための工程断面図である。まず、
比抵抗１０〜２０Ω・ｃｍ程度のｐ型シリコン基板１上
にシリコン酸化膜とシリコン窒化膜とを形成し、フォト
レジスト膜（図示なし）をマスクにシリコン窒化膜をエ
ッチングしボロンのイオン注入の後、熱酸化によって膜
厚約３０００Åの素子分離酸化膜２を形成する。シリコ
ン窒化膜を除去した後、再び熱酸化を行って素子分離酸
化膜２の形成されていない素子領域上に膜厚約５０Åの
ゲート酸化膜３を形成する。
て説明する。図１（ａ）〜（ｄ）は、本発明の一実施例
の製造工程を説明するための工程断面図である。まず、
比抵抗１０〜２０Ω・ｃｍ程度のｐ型シリコン基板１上
にシリコン酸化膜とシリコン窒化膜とを形成し、フォト
レジスト膜（図示なし）をマスクにシリコン窒化膜をエ
ッチングしボロンのイオン注入の後、熱酸化によって膜
厚約３０００Åの素子分離酸化膜２を形成する。シリコ
ン窒化膜を除去した後、再び熱酸化を行って素子分離酸
化膜２の形成されていない素子領域上に膜厚約５０Åの
ゲート酸化膜３を形成する。
【００１０】次に、しきい値電圧を調整するために、ボ
ロンを１×１０11〜１×１０12／ｃｍ2 程度イオン注入
する。その後、ＳｉＨ2 Ｃｌ2 とＮＨ3 を反応ガスとす
る減圧ＣＶＤ法により１０００Å程度のシリコン窒化膜
４を成膜する。続いて、フォトリソグラフィ技術によ
り、残すべきシリコン窒化膜４のパターンのフォトレジ
スト膜５ａを形成する〔図１（ａ）〕。
ロンを１×１０11〜１×１０12／ｃｍ2 程度イオン注入
する。その後、ＳｉＨ2 Ｃｌ2 とＮＨ3 を反応ガスとす
る減圧ＣＶＤ法により１０００Å程度のシリコン窒化膜
４を成膜する。続いて、フォトリソグラフィ技術によ
り、残すべきシリコン窒化膜４のパターンのフォトレジ
スト膜５ａを形成する〔図１（ａ）〕。
【００１１】次に、フォトレジスト膜５ａをマスクとし
てＲＩＥ法によりシリコン窒化膜４をパターニングす
る。このとき、シリコン窒化膜４の端面が素子分離酸化
膜２に囲まれた活性領域のほぼ中央に位置するようにな
される。フォトレジスト膜５ａを除去した後、ＳｉＨ4
ガスを用いた減圧ＣＶＤ法により膜厚１０００Å程度に
ポリシリコン膜６ａを成長させる。その後、８５０℃程
度でリン拡散を行い、比抵抗を４０Ω・ｃｍ程度にまで
下げる〔図１（ｂ）〕。
てＲＩＥ法によりシリコン窒化膜４をパターニングす
る。このとき、シリコン窒化膜４の端面が素子分離酸化
膜２に囲まれた活性領域のほぼ中央に位置するようにな
される。フォトレジスト膜５ａを除去した後、ＳｉＨ4
ガスを用いた減圧ＣＶＤ法により膜厚１０００Å程度に
ポリシリコン膜６ａを成長させる。その後、８５０℃程
度でリン拡散を行い、比抵抗を４０Ω・ｃｍ程度にまで
下げる〔図１（ｂ）〕。
【００１２】次いで、異方性のドライエッチング技術に
よりエッチバックを行い、シリコン窒化膜の側壁部分に
ゲート電極６を形成する〔図１（ｃ）〕。このようにし
て形成されたゲート電極の幅（ゲート電極長）は、ポリ
シリコン膜６ａの膜厚にほぼ等しいので、ここにゲート
電極長０．１μｍのゲート電極が形成されたことにな
る。
よりエッチバックを行い、シリコン窒化膜の側壁部分に
ゲート電極６を形成する〔図１（ｃ）〕。このようにし
て形成されたゲート電極の幅（ゲート電極長）は、ポリ
シリコン膜６ａの膜厚にほぼ等しいので、ここにゲート
電極長０．１μｍのゲート電極が形成されたことにな
る。
【００１３】次に、熱燐酸を用いてシリコン窒化膜４を
除去し、続いて、ゲート電極６および素子分離酸化膜２
をマスクとしてヒ素（Ａｓ）等のｎ型不純物をイオン注
入して、ソース・ドレイン領域となるｎ+ 型拡散層７を
形成する〔図１（ｄ）〕。ここではシングルドレイン構
造の拡散層を形成したが、ＬＤＤ（Lightly Doped Drai
n ）構造のソース・ドレイン領域を形成して高耐圧化を
図るようにしてもよい。
除去し、続いて、ゲート電極６および素子分離酸化膜２
をマスクとしてヒ素（Ａｓ）等のｎ型不純物をイオン注
入して、ソース・ドレイン領域となるｎ+ 型拡散層７を
形成する〔図１（ｄ）〕。ここではシングルドレイン構
造の拡散層を形成したが、ＬＤＤ（Lightly Doped Drai
n ）構造のソース・ドレイン領域を形成して高耐圧化を
図るようにしてもよい。
【００１４】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において各種の変更が可能
である。例えば、実施例では段差形成材料層としてシリ
コン窒化膜を用いていたがこれに代えシリコン酸化膜や
ポリシリコン（ゲートがポリシリコン以外の材料で形成
される場合）を用いることができ、またゲート電極を高
融点金属シリサイド膜やこれを用いたポリサイド膜によ
って形成するようにしてもよい。また、本発明はｎチャ
ネル型トランジスタばかりでなくｐチャネル型トランジ
スタにも適用が可能でありさらにＣＭＯＳ型半導体装置
についても適用が可能である。
本発明は上記実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において各種の変更が可能
である。例えば、実施例では段差形成材料層としてシリ
コン窒化膜を用いていたがこれに代えシリコン酸化膜や
ポリシリコン（ゲートがポリシリコン以外の材料で形成
される場合）を用いることができ、またゲート電極を高
融点金属シリサイド膜やこれを用いたポリサイド膜によ
って形成するようにしてもよい。また、本発明はｎチャ
ネル型トランジスタばかりでなくｐチャネル型トランジ
スタにも適用が可能でありさらにＣＭＯＳ型半導体装置
についても適用が可能である。
【００１５】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、シリコン窒化膜等からなる段差形
成材料層により段差を形成し、導電体層の被着とそのエ
ッチバックにより段差側面にサイドウォール状のゲート
電極を形成するものであるので、段差形成材料層と導電
体層の膜厚を制御することにより現状のリソグラフィ技
術の限界以下の０．１μｍ程度あるいはそれ以下の寸法
のゲート電極を形成することが可能となる。また、本発
明による方法は複雑な工程や厳格な工程管理を必要とす
るものではなく、かつ再現性の高い方法であるので、微
細化された半導体装置をコスト増を伴うことなく安定し
て製造することが可能となる。
体装置の製造方法は、シリコン窒化膜等からなる段差形
成材料層により段差を形成し、導電体層の被着とそのエ
ッチバックにより段差側面にサイドウォール状のゲート
電極を形成するものであるので、段差形成材料層と導電
体層の膜厚を制御することにより現状のリソグラフィ技
術の限界以下の０．１μｍ程度あるいはそれ以下の寸法
のゲート電極を形成することが可能となる。また、本発
明による方法は複雑な工程や厳格な工程管理を必要とす
るものではなく、かつ再現性の高い方法であるので、微
細化された半導体装置をコスト増を伴うことなく安定し
て製造することが可能となる。
【図１】本発明の一実施例の製造工程を示す工程順断面
図。
図。
【図２】従来例の工程順断面図。
１ ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ シリコン窒化膜 ５ａ、５ｂ フォトレジスト膜 ６ ゲート電極 ６ａ ポリシリコン膜 ７ ｎ+ 型拡散層
Claims (3)
- 【請求項１】 （１）半導体基板上に素子分離領域を形
成して素子領域を画定する工程と、 （２）前記素子領域上にゲート絶縁膜を形成する工程
と、 （３）全面に段差形成材料層を形成する工程と、 （４）フォトリソグラフィ法により、端部が前記ゲート
絶縁膜上に位置するように前記段差形成材料層をパター
ニングする工程と、 （５）全面に導電体層を形成する工程と、 （６）前記導電体層をエッチバックして前記段差形成材
料層の側面部分にのみ残るように加工する工程と、 （７）前記段差形成材料層をエッチング除去する工程
と、 （８）前記導電体層の残された部分をマスクとして前記
半導体基板表面に不純物を導入してソース・ドレイン領
域となる不純物拡散層を形成する工程と、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記段差形成材料層として、シリコン窒
化膜またはシリコン酸化膜を用いることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記導電体層が、不純物がドープされた
ポリシリコンにより形成されることを特徴とする請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284594A JPH0851201A (ja) | 1994-08-04 | 1994-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20284594A JPH0851201A (ja) | 1994-08-04 | 1994-08-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851201A true JPH0851201A (ja) | 1996-02-20 |
Family
ID=16464151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20284594A Pending JPH0851201A (ja) | 1994-08-04 | 1994-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851201A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166834A (ja) * | 1991-12-13 | 1993-07-02 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1994
- 1994-08-04 JP JP20284594A patent/JPH0851201A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05166834A (ja) * | 1991-12-13 | 1993-07-02 | Fujitsu Ltd | 半導体装置の製造方法 |
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