JPH0846512A - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JPH0846512A JPH0846512A JP6175296A JP17529694A JPH0846512A JP H0846512 A JPH0846512 A JP H0846512A JP 6175296 A JP6175296 A JP 6175296A JP 17529694 A JP17529694 A JP 17529694A JP H0846512 A JPH0846512 A JP H0846512A
- Authority
- JP
- Japan
- Prior art keywords
- output
- reference clock
- level
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】基準クロックの入力断時に、過渡応答を一義的
にする。 【構成】電圧制御発振器６の出力クロックを分周器７で
分周して基準クロックに合わせ、Ｓ−Ｒ型フリップフロ
ップ２で基準クロックと分周クロックの位相差に応じた
デューティを持つ第１のパルス信号を、Ｄ型フリップフ
ロップ３で基準クロックを２分周したデューティ５０％
の第２のパルス信号を生成し、両パルス信号を減算器４
で減算処理し、処理結果をループフィルタ５で平滑し、
この平滑出力で電圧制御発振器６の発振周波数を制御す
るＰＬＬ回路において、入力断検出回路９で基準クロッ
クの入力断を検出し、その検出時にＤ型フリップフロッ
プ３にプリセットまたはクリアを施すことにより、その
出力を強制的に固定したものである。
にする。 【構成】電圧制御発振器６の出力クロックを分周器７で
分周して基準クロックに合わせ、Ｓ−Ｒ型フリップフロ
ップ２で基準クロックと分周クロックの位相差に応じた
デューティを持つ第１のパルス信号を、Ｄ型フリップフ
ロップ３で基準クロックを２分周したデューティ５０％
の第２のパルス信号を生成し、両パルス信号を減算器４
で減算処理し、処理結果をループフィルタ５で平滑し、
この平滑出力で電圧制御発振器６の発振周波数を制御す
るＰＬＬ回路において、入力断検出回路９で基準クロッ
クの入力断を検出し、その検出時にＤ型フリップフロッ
プ３にプリセットまたはクリアを施すことにより、その
出力を強制的に固定したものである。
Description
【０００１】
【産業上の利用分野】この発明は、通信分野のみならず
他の広範の分野で用いられ、発振器の出力クロックの位
相を基準クロックに同期させる位相同期ループ（以下、
ＰＬＬと記す）回路に関する。
他の広範の分野で用いられ、発振器の出力クロックの位
相を基準クロックに同期させる位相同期ループ（以下、
ＰＬＬと記す）回路に関する。
【０００２】
【従来の技術】周知のようにＰＬＬ回路は、基本的に
は、周波数可変の発振器から出力されるクロック位相を
基準クロックの位相と比較してその位相差を求め、当該
位相差がなくなるように発振器の発振周波数をフィード
バック制御することで、発振器の出力クロック位相を基
準クロックに同期させるようにしている。このＰＬＬ回
路には種々の回路構成が提案されているが、簡易型とし
て、位相比較回路にＳ−Ｒ型フリップフロップを用いた
ものが広く普及されている。
は、周波数可変の発振器から出力されるクロック位相を
基準クロックの位相と比較してその位相差を求め、当該
位相差がなくなるように発振器の発振周波数をフィード
バック制御することで、発振器の出力クロック位相を基
準クロックに同期させるようにしている。このＰＬＬ回
路には種々の回路構成が提案されているが、簡易型とし
て、位相比較回路にＳ−Ｒ型フリップフロップを用いた
ものが広く普及されている。
【０００３】図２は従来のＰＬＬ回路を示すものであ
る。尚、ここでは出力クロック周波数が基準クロック周
波数のｎ（ｎは任意の自然数）倍であるものとして説明
する。図２において、１は基準クロックＣＫref が供給
される入力端子、６は中心周波数が基準クロックＣＫre
f のｎ倍の電圧制御発振器、８は電圧制御発振器６の出
力クロックＣＫout を導出する出力端子８である。
る。尚、ここでは出力クロック周波数が基準クロック周
波数のｎ（ｎは任意の自然数）倍であるものとして説明
する。図２において、１は基準クロックＣＫref が供給
される入力端子、６は中心周波数が基準クロックＣＫre
f のｎ倍の電圧制御発振器、８は電圧制御発振器６の出
力クロックＣＫout を導出する出力端子８である。
【０００４】上記クロック入力端子１に入力される基準
クロックＣＫref はＳ−Ｒ型フリップフロップ２のセッ
ト端子Ｓに供給される。このＳ−Ｒ型フリップフロップ
２のリセット端子Ｒには電圧制御発振器６の出力クロッ
クＣＫout を分周器７でｎ分周したクロックＣＫdiv が
供給される。
クロックＣＫref はＳ−Ｒ型フリップフロップ２のセッ
ト端子Ｓに供給される。このＳ−Ｒ型フリップフロップ
２のリセット端子Ｒには電圧制御発振器６の出力クロッ
クＣＫout を分周器７でｎ分周したクロックＣＫdiv が
供給される。
【０００５】上記Ｓ−Ｒ型フリップフロップ２は位相比
較器として機能するもので、基準クロックＣＫref によ
るセット、分周クロックＣＫdiv によるリセットによ
り、両クロックの位相を比較し、その位相差に対応した
デューティのパルス列Ｐ1 を生成する。ここで得られた
パルス列Ｐ1 は後述の減算器４を介してループフィルタ
５に供給される。
較器として機能するもので、基準クロックＣＫref によ
るセット、分周クロックＣＫdiv によるリセットによ
り、両クロックの位相を比較し、その位相差に対応した
デューティのパルス列Ｐ1 を生成する。ここで得られた
パルス列Ｐ1 は後述の減算器４を介してループフィルタ
５に供給される。
【０００６】このループフィルタ５は入力されたパルス
列Ｐ1 を平滑化することで、基準クロックＣＫref と分
周クロックＣＫdiv との位相差に比例した電圧信号を生
成する。ここで生成された電圧信号は制御電圧として電
圧制御発振器６に供給される。このようにフィードバッ
ク制御ループを組むことにより、電圧制御発振器６の発
振周波数はＳ−Ｒ型フリップフロップ２の出力パルス列
Ｐ1 のデューティが５０％となるように制御され、これ
によって出力クロックＣＫout の位相は基準クロックＣ
Ｋref に同期するようになる。
列Ｐ1 を平滑化することで、基準クロックＣＫref と分
周クロックＣＫdiv との位相差に比例した電圧信号を生
成する。ここで生成された電圧信号は制御電圧として電
圧制御発振器６に供給される。このようにフィードバッ
ク制御ループを組むことにより、電圧制御発振器６の発
振周波数はＳ−Ｒ型フリップフロップ２の出力パルス列
Ｐ1 のデューティが５０％となるように制御され、これ
によって出力クロックＣＫout の位相は基準クロックＣ
Ｋref に同期するようになる。
【０００７】尚、上記基準クロックＣＫref 及び分周ク
ロックＣＫdiv は、いずれもパルスデューティが非常に
小さくなるように処理され、これによってＳ−Ｒ型フリ
ップフロップ２の不感帯が極力小さくなるように配慮さ
れている。
ロックＣＫdiv は、いずれもパルスデューティが非常に
小さくなるように処理され、これによってＳ−Ｒ型フリ
ップフロップ２の不感帯が極力小さくなるように配慮さ
れている。
【０００８】ところで、上記のように位相比較器として
Ｓ−Ｒ型フリップフロップを用いた場合、電源電圧の変
動や温度変化等により、Ｓ−Ｒ型フリップフロップ２の
出力レベルにＤＣドリフトが生じる。このＤＣドリフト
はループフィルタ５の出力に影響を及ぼし、電圧制御発
振器６の発振周波数を変えてしまうため、位相同期の精
度が悪化してしまう。
Ｓ−Ｒ型フリップフロップを用いた場合、電源電圧の変
動や温度変化等により、Ｓ−Ｒ型フリップフロップ２の
出力レベルにＤＣドリフトが生じる。このＤＣドリフト
はループフィルタ５の出力に影響を及ぼし、電圧制御発
振器６の発振周波数を変えてしまうため、位相同期の精
度が悪化してしまう。
【０００９】そこで、上記ＰＬＬ回路では、ＤＣドリフ
トを補償するため、例えばＳ−Ｒ型フリップフロップ２
と同じ集積回路内にＤ型フリップフロップ３を設け、こ
のＤ型フリップフロップ３によって基準クロックＣＫre
f を１／２の周波数でデューティ５０％のパルス信号Ｐ
2 に変換する。そして、このパルス信号Ｐ2 を減算器４
でＳ−Ｒ型フリップフロップ２の出力するパルス列Ｐ1
から減算し、減算結果Ｐ3 をループフィルタ５に供給す
るようにしている。
トを補償するため、例えばＳ−Ｒ型フリップフロップ２
と同じ集積回路内にＤ型フリップフロップ３を設け、こ
のＤ型フリップフロップ３によって基準クロックＣＫre
f を１／２の周波数でデューティ５０％のパルス信号Ｐ
2 に変換する。そして、このパルス信号Ｐ2 を減算器４
でＳ−Ｒ型フリップフロップ２の出力するパルス列Ｐ1
から減算し、減算結果Ｐ3 をループフィルタ５に供給す
るようにしている。
【００１０】すなわち、Ｓ−Ｒ型フリップフロップ２と
同じ集積回路内にＤ型フリップフロップ３を設けると、
その出力Ｐ2 はＳ−Ｒ型フリップフロップ２の出力Ｐ1
と同じように変動する。このことを利用して、両者を減
算処理することにより、Ｓ−Ｒ型フリップフロップ２の
出力パルス列Ｐ1 のパルスデューティを交流パルスＰ3
の正負極性成分の積分比に変換する。
同じ集積回路内にＤ型フリップフロップ３を設けると、
その出力Ｐ2 はＳ−Ｒ型フリップフロップ２の出力Ｐ1
と同じように変動する。このことを利用して、両者を減
算処理することにより、Ｓ−Ｒ型フリップフロップ２の
出力パルス列Ｐ1 のパルスデューティを交流パルスＰ3
の正負極性成分の積分比に変換する。
【００１１】このように交流パルスＰ3 に変換すること
によってＤＣドリフト分は相殺され、Ｓ−Ｒ型フリップ
フロップ２の出力レベル変動は補償されるようになる。
この交流パルスＰ3 をループフィルタ５で平滑し、平滑
電圧を制御電圧して電圧制御発振器６に入力すると、発
振器６の発振周波数は交流パルスＰ3 の正負極性成分の
積分比が１：１になるように制御される。これによって
出力クロックＣＫoutの位相は基準クロックＣＫref に
同期するようになる。
によってＤＣドリフト分は相殺され、Ｓ−Ｒ型フリップ
フロップ２の出力レベル変動は補償されるようになる。
この交流パルスＰ3 をループフィルタ５で平滑し、平滑
電圧を制御電圧して電圧制御発振器６に入力すると、発
振器６の発振周波数は交流パルスＰ3 の正負極性成分の
積分比が１：１になるように制御される。これによって
出力クロックＣＫoutの位相は基準クロックＣＫref に
同期するようになる。
【００１２】しかしながら、上記のような従来のＰＬＬ
回路では、基準クロックＣＫref の入力断などによる障
害が発生すると、Ｓ−Ｒ型フリップフロップ２の出力Ｐ
1 はＬレベルに固定されるのに対し、補償用のＤ型フリ
ップフロップ３の出力はＨレベルあるいはＬレベルのど
ちらかとなり、不定になってしまう。
回路では、基準クロックＣＫref の入力断などによる障
害が発生すると、Ｓ−Ｒ型フリップフロップ２の出力Ｐ
1 はＬレベルに固定されるのに対し、補償用のＤ型フリ
ップフロップ３の出力はＨレベルあるいはＬレベルのど
ちらかとなり、不定になってしまう。
【００１３】したがって、減算器４に入力されるＳ−Ｒ
型フリップフロップ２とＤ型フリップフロップ３の出力
Ｐ1 ，Ｐ2 のレベルの組み合わせは、おのおの“Ｌ”、
“Ｈ”となる場合と、“Ｌ”、“Ｌ”となる場合があ
り、入力断が発生した後のＰＬＬ動作は一義的でなく、
２通りの過渡応答特性を示すことになり、その監視のた
めの負荷が強いられることにもなる。
型フリップフロップ２とＤ型フリップフロップ３の出力
Ｐ1 ，Ｐ2 のレベルの組み合わせは、おのおの“Ｌ”、
“Ｈ”となる場合と、“Ｌ”、“Ｌ”となる場合があ
り、入力断が発生した後のＰＬＬ動作は一義的でなく、
２通りの過渡応答特性を示すことになり、その監視のた
めの負荷が強いられることにもなる。
【００１４】
【発明が解決しようとする課題】以上述べたように、Ｄ
Ｃドリフト補償回路を備える従来のＰＬＬ回路では、基
準クロックの入力断時のＤＣドリフト補償回路動作が２
通りになり、過渡応答が一義的でなく、その監視のため
の負荷が強いられることにもなるという問題点があっ
た。
Ｃドリフト補償回路を備える従来のＰＬＬ回路では、基
準クロックの入力断時のＤＣドリフト補償回路動作が２
通りになり、過渡応答が一義的でなく、その監視のため
の負荷が強いられることにもなるという問題点があっ
た。
【００１５】そこで、この発明は、上記の課題を解決す
べくなされたもので、基準クロックの入力断時の過渡応
答が一様で、また、その監視のための負荷も必要としな
いＰＬＬ回路を提供することを目的とする。
べくなされたもので、基準クロックの入力断時の過渡応
答が一様で、また、その監視のための負荷も必要としな
いＰＬＬ回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めにこの発明にかかるＰＬＬ回路は、制御電圧に応じた
周波数のクロックを発生し、その制御中心周波数が基準
クロックの周波数にほぼ等しいクロック発生手段と、こ
の手段で発生されるクロックと前記基準クロックとでＳ
−Ｒ型フリップフロップのセット、リセットをかけるこ
とで両クロックの位相差に対応するデューティを持つ第
１のパルス信号を生成する位相比較手段と、前記基準ク
ロックを分周して周波数が基準クロックの１／２でかつ
デューティが５０％の第２のパルス信号を生成するパル
ス生成手段と、前記第１のパルス信号と第２のパルス信
号とを減算処理する減算手段と、この減算手段の出力を
平滑して前記クロック発生手段に対する制御電圧を生成
するループフィルタと、前記基準クロックの入力断を検
出する入力断検出手段と、この手段で入力断を検出した
とき前記パルス生成手段の出力を強制的に固定する出力
固定手段とを具備して構成するようにした。
めにこの発明にかかるＰＬＬ回路は、制御電圧に応じた
周波数のクロックを発生し、その制御中心周波数が基準
クロックの周波数にほぼ等しいクロック発生手段と、こ
の手段で発生されるクロックと前記基準クロックとでＳ
−Ｒ型フリップフロップのセット、リセットをかけるこ
とで両クロックの位相差に対応するデューティを持つ第
１のパルス信号を生成する位相比較手段と、前記基準ク
ロックを分周して周波数が基準クロックの１／２でかつ
デューティが５０％の第２のパルス信号を生成するパル
ス生成手段と、前記第１のパルス信号と第２のパルス信
号とを減算処理する減算手段と、この減算手段の出力を
平滑して前記クロック発生手段に対する制御電圧を生成
するループフィルタと、前記基準クロックの入力断を検
出する入力断検出手段と、この手段で入力断を検出した
とき前記パルス生成手段の出力を強制的に固定する出力
固定手段とを具備して構成するようにした。
【００１７】
【作用】上記構成によるＰＬＬ回路では、入力断検出手
段で入力された基準クロックの入力断を検出し、その検
出時に、Ｄ型フリップフロップにプリセットまたはクリ
アを施すことにより、その出力を強制的に固定する。
段で入力された基準クロックの入力断を検出し、その検
出時に、Ｄ型フリップフロップにプリセットまたはクリ
アを施すことにより、その出力を強制的に固定する。
【００１８】
【実施例】以下、図１を参照してこの発明の一実施例に
ついて説明する。但し、図１において、図２と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に述べる。
ついて説明する。但し、図１において、図２と同一部分
には同一符号を付して示し、ここでは異なる部分を中心
に述べる。
【００１９】図１はこの発明に係るＰＬＬ回路の構成を
示すもので、入力端子１には基準クロックＣＫref の入
力断を検出する入力断検出回路９が接続される。この入
力断検出回路９は、基準クロックＣＫref が一定期間以
上入力されなくなったとき、入力断と判断して、ＤＣド
リフト補償用のＤ型フリップフロップ３のセット端子Ｓ
に出力レベル“Ｌ”を規定するプリセット信号を与える
ものである。
示すもので、入力端子１には基準クロックＣＫref の入
力断を検出する入力断検出回路９が接続される。この入
力断検出回路９は、基準クロックＣＫref が一定期間以
上入力されなくなったとき、入力断と判断して、ＤＣド
リフト補償用のＤ型フリップフロップ３のセット端子Ｓ
に出力レベル“Ｌ”を規定するプリセット信号を与える
ものである。
【００２０】上記構成において、その動作を以下に説明
する。まず、基準クロックＣＫref が正常に入力されて
いる場合、Ｓ−Ｒ型フリップフロップ２からはセット端
子Ｓに供給される基準クロックＣＫref とリセット端子
Ｒに供給される分周クロックＣＫdiv との位相差に対応
するデューティを持つパルス列Ｐ1 が出力される。Ｄ型
フリップフロップ３からは、基準クロックＣＫref の１
／２の周波数でデューティ５０％のパルス信号Ｐ2 が出
力される。
する。まず、基準クロックＣＫref が正常に入力されて
いる場合、Ｓ−Ｒ型フリップフロップ２からはセット端
子Ｓに供給される基準クロックＣＫref とリセット端子
Ｒに供給される分周クロックＣＫdiv との位相差に対応
するデューティを持つパルス列Ｐ1 が出力される。Ｄ型
フリップフロップ３からは、基準クロックＣＫref の１
／２の周波数でデューティ５０％のパルス信号Ｐ2 が出
力される。
【００２１】上記パルス列Ｐ1 及びパルス信号Ｐ2 は減
算器４に供給され、ここで両者のレベル差がとられて、
パルス列Ｐ1 のパルスデューティに相当する正負極性成
分の積分比を持つ交流パルスＰ3 に変換される。この交
流パルスＰ3 はループフィルタ５で平滑化され、基準ク
ロックＣＫref と分周クロックＣＫdiv の位相差に比例
した制御電圧として電圧制御発振器６に供給され、出力
クロックＣＫout の位相は基準クロックＣＫref に同期
化される。
算器４に供給され、ここで両者のレベル差がとられて、
パルス列Ｐ1 のパルスデューティに相当する正負極性成
分の積分比を持つ交流パルスＰ3 に変換される。この交
流パルスＰ3 はループフィルタ５で平滑化され、基準ク
ロックＣＫref と分周クロックＣＫdiv の位相差に比例
した制御電圧として電圧制御発振器６に供給され、出力
クロックＣＫout の位相は基準クロックＣＫref に同期
化される。
【００２２】ここで、基準クロックＣＫref が一定期間
以上入力されなくなると、前述したように、Ｓ−Ｒ型フ
リップフロップ２の出力Ｐ1 はＬレベルに固定される
が、Ｄ型フリップフロップ３の出力Ｐ2 は不定となる。
もし、Ｄ型フリップフロップ３の出力Ｐ2 がＬレベルで
止まってしまうと、前記減算器４の２つの入力レベル差
は極大となり、出力クロックＣＫout は急激に元の動作
点からずれていく。このため、入力断時には急激な周波
数変動が発生することになる。
以上入力されなくなると、前述したように、Ｓ−Ｒ型フ
リップフロップ２の出力Ｐ1 はＬレベルに固定される
が、Ｄ型フリップフロップ３の出力Ｐ2 は不定となる。
もし、Ｄ型フリップフロップ３の出力Ｐ2 がＬレベルで
止まってしまうと、前記減算器４の２つの入力レベル差
は極大となり、出力クロックＣＫout は急激に元の動作
点からずれていく。このため、入力断時には急激な周波
数変動が発生することになる。
【００２３】そこで、この実施例では、入力断検出回路
９により、基準クロックＣＫref が一定期間以上入力さ
れなくなった場合に入力断と判断して、Ｄ型フリップフ
ロップ３のセット端子ＳにＬレベルのプリセット信号を
送り、Ｄ型フリップフロップ３の出力Ｐ2 を強制的にＬ
レベルに固定するようにしている。
９により、基準クロックＣＫref が一定期間以上入力さ
れなくなった場合に入力断と判断して、Ｄ型フリップフ
ロップ３のセット端子ＳにＬレベルのプリセット信号を
送り、Ｄ型フリップフロップ３の出力Ｐ2 を強制的にＬ
レベルに固定するようにしている。
【００２４】この入力断検出回路９の追加により、基準
クロックＣＫref が入力断状態になってＳ−Ｒ型フリッ
プフロップ２の出力Ｐ1 がＬレベルに固定されても、Ｄ
型フリップフロップ３の出力Ｐ2 は強制的にＬレベルに
プリセットされる。よって減算器４の出力Ｐ3 はゼロレ
ベルとなり、ループフィルタ５の出力もゼロレベルとな
り、電圧制御発振器６の出力クロックＣＫout は中心周
波数、すなわち基準クロックＣＫref の周波数にほぼ等
しい状態で固定される。
クロックＣＫref が入力断状態になってＳ−Ｒ型フリッ
プフロップ２の出力Ｐ1 がＬレベルに固定されても、Ｄ
型フリップフロップ３の出力Ｐ2 は強制的にＬレベルに
プリセットされる。よって減算器４の出力Ｐ3 はゼロレ
ベルとなり、ループフィルタ５の出力もゼロレベルとな
り、電圧制御発振器６の出力クロックＣＫout は中心周
波数、すなわち基準クロックＣＫref の周波数にほぼ等
しい状態で固定される。
【００２５】したがって、上記構成によるＰＬＬ回路
は、基準クロックＣＫref が入力断状態となっても、Ｄ
型フリップフロップ３の出力Ｐ2 がＳ−Ｒ型フリップフ
ロップ２の出力Ｐ1 と同じＬレベルに固定されるため、
出力クロックＣＫout が一義的に決まり、入力断時の急
激な周波数変動を排除することができる。
は、基準クロックＣＫref が入力断状態となっても、Ｄ
型フリップフロップ３の出力Ｐ2 がＳ−Ｒ型フリップフ
ロップ２の出力Ｐ1 と同じＬレベルに固定されるため、
出力クロックＣＫout が一義的に決まり、入力断時の急
激な周波数変動を排除することができる。
【００２６】ところで、他のＰＬＬ回路構成として、例
えばＳ−Ｒ型フリップフロップ２のセット端子Ｓに分周
クロックＣＫdiv を、リセット端子Ｒに基準クロックＣ
Ｋref をそれぞれ入力する構成も考えられる。
えばＳ−Ｒ型フリップフロップ２のセット端子Ｓに分周
クロックＣＫdiv を、リセット端子Ｒに基準クロックＣ
Ｋref をそれぞれ入力する構成も考えられる。
【００２７】この場合、基準クロックＣＫref の入力断
時には、Ｓ−Ｒ型フリップフロップ２の出力Ｐ2 はＨレ
ベルに固定される。そこで、入力断検出回路９におい
て、基準クロックＣＫref の入力断を検出したとき、Ｄ
型フリップフロップ３のセット端子ＳにＨレベルのプリ
セット信号を送るようにし、Ｄ型フリップフロップ３の
出力Ｐ2 を強制的にＨレベルに固定させる。
時には、Ｓ−Ｒ型フリップフロップ２の出力Ｐ2 はＨレ
ベルに固定される。そこで、入力断検出回路９におい
て、基準クロックＣＫref の入力断を検出したとき、Ｄ
型フリップフロップ３のセット端子ＳにＨレベルのプリ
セット信号を送るようにし、Ｄ型フリップフロップ３の
出力Ｐ2 を強制的にＨレベルに固定させる。
【００２８】このように、基準クロックＣＫref の入力
断時に、Ｄ型フリップフロップ３の出力Ｐ2 のレベルを
Ｓ−Ｒ型フリップフロップ２の出力Ｐ1 のレベルに合わ
せることで、減算器４の出力Ｐ3 はゼロレベルとなり、
ループフィルタ５の出力もゼロレベルとなる。よって、
出力クロックＣＫout は基準クロックＣＫref の周波数
のｎ倍にほぼ等しい状態で固定され、先の実施例と同様
な効果が得られる。
断時に、Ｄ型フリップフロップ３の出力Ｐ2 のレベルを
Ｓ−Ｒ型フリップフロップ２の出力Ｐ1 のレベルに合わ
せることで、減算器４の出力Ｐ3 はゼロレベルとなり、
ループフィルタ５の出力もゼロレベルとなる。よって、
出力クロックＣＫout は基準クロックＣＫref の周波数
のｎ倍にほぼ等しい状態で固定され、先の実施例と同様
な効果が得られる。
【００２９】以上の実施例では、基準クロック入力断時
のＤ型フリップフロップ３の出力Ｐ2 のレベルをセット
入力で固定するようにしたが、Ｄ型フリップフロップ３
の出力初期レベルを入力断時のＰ1 レベルに合わせてお
き、入力断検出回路９において、基準クロックＣＫref
の入力断を検出したとき、図１中点線で示すように、Ｄ
型フリップフロップ３のクリア端子ＣＬＲにリセット信
号を送るようにしても、先の実施例と同様な処理を行う
ことができる。
のＤ型フリップフロップ３の出力Ｐ2 のレベルをセット
入力で固定するようにしたが、Ｄ型フリップフロップ３
の出力初期レベルを入力断時のＰ1 レベルに合わせてお
き、入力断検出回路９において、基準クロックＣＫref
の入力断を検出したとき、図１中点線で示すように、Ｄ
型フリップフロップ３のクリア端子ＣＬＲにリセット信
号を送るようにしても、先の実施例と同様な処理を行う
ことができる。
【００３０】上記いずれの回路構成でも、電源電圧の変
化などの影響を受けずに基準クロックＣＫref に位相同
期したクロックＣＫout を生成することができ、なおか
つ、入力断状態に陥っても、入力断を検出して減算器４
の２つの入力レベルをほぼ等しくしているため、出力ク
ロックＣＫout の位相を入力断直前の状態からそれほど
ずれずに維持することができる。
化などの影響を受けずに基準クロックＣＫref に位相同
期したクロックＣＫout を生成することができ、なおか
つ、入力断状態に陥っても、入力断を検出して減算器４
の２つの入力レベルをほぼ等しくしているため、出力ク
ロックＣＫout の位相を入力断直前の状態からそれほど
ずれずに維持することができる。
【００３１】尚、この発明は上記実施例に限定されるも
のではなく、場合によっては基準クロックＣＫref の入
力断検出時に、Ｄ型フリップフロップ３の出力Ｐ2 をＳ
−Ｒ型フリップフロップ２の出力Ｐ1 と異なるレベルに
固定するようにしてもよいことは勿論である。その他、
この発明の要旨を逸脱しない範囲で種々変形しても同様
に実施可能であることはいうまでもない。
のではなく、場合によっては基準クロックＣＫref の入
力断検出時に、Ｄ型フリップフロップ３の出力Ｐ2 をＳ
−Ｒ型フリップフロップ２の出力Ｐ1 と異なるレベルに
固定するようにしてもよいことは勿論である。その他、
この発明の要旨を逸脱しない範囲で種々変形しても同様
に実施可能であることはいうまでもない。
【００３２】
【発明の効果】以上述べたようにこの発明によれば、基
準クロックの入力断時の過渡応答が一様となり、また、
その監視のための負荷を必要としないＰＬＬ回路を提供
することができる。
準クロックの入力断時の過渡応答が一様となり、また、
その監視のための負荷を必要としないＰＬＬ回路を提供
することができる。
【図１】この発明に係るＰＬＬ回路の一実施例の構成を
示すブロック回路図である。
示すブロック回路図である。
【図２】従来のＤＣドリフト補償回路を備えるＰＬＬ回
路の構成を示すブロック回路図である。
路の構成を示すブロック回路図である。
１…入力端子、２…Ｓ−Ｒ型フリップフロップ、３…Ｄ
型フリップフロップ、４…減算器、５…ループフィル
タ、６…電圧制御発振器、７…分周器、８…出力端子、
９…入力断検出回路。
型フリップフロップ、４…減算器、５…ループフィル
タ、６…電圧制御発振器、７…分周器、８…出力端子、
９…入力断検出回路。
Claims (4)
- 【請求項１】 制御電圧に応じた周波数のクロックを発
生し、その制御中心周波数が基準クロックの周波数にほ
ぼ等しいクロック発生手段と、 この手段で発生されるクロックと前記基準クロックとで
Ｓ−Ｒ型フリップフロップのセット、リセットをかける
ことで両クロックの位相差に対応するデューティを持つ
第１のパルス信号を生成する位相比較手段と、 前記基準クロックを分周して周波数が基準クロックの１
／２でかつデューティが５０％の第２のパルス信号を生
成するパルス生成手段と、 前記第１のパルス信号と第２のパルス信号とを減算処理
する減算手段と、 この減算手段の出力を平滑して前記クロック発生手段に
対する制御電圧を生成するループフィルタと、 前記基準クロックの入力断を検出する入力断検出手段
と、 この手段で入力断を検出したとき前記パルス生成手段の
出力を強制的に固定する出力固定手段とを具備すること
を特徴とする位相同期ループ回路。 - 【請求項２】 前記出力固定手段は、前記パルス生成手
段の出力を前記位相比較手段の出力と同じレベルに固定
するようにしたことを特徴とする請求項１記載の位相同
期ループ回路。 - 【請求項３】 前記パルス生成手段は、Ｄ型フリップフ
ロップを用いて、その反転出力端とデータ入力端とを接
続し、クロック入力端に前記基準クロックを入力して非
反転出力端の出力を導出するように構成され、 前記出力固定手段は、前記基準クロックの入力断検出時
に、前記Ｄ型フリップフロップに出力固定レベルをプリ
セットするようにしたことを特徴とする請求項１記載の
位相同期ループ回路。 - 【請求項４】 前記パルス生成手段は、Ｄ型フリップフ
ロップを用いて、その反転出力端とデータ入力端とを接
続し、クロック入力端に前記基準クロックを入力して非
反転出力端の出力を導出するように構成され、 前記出力固定手段は、前記基準クロックの入力断検出時
に、前記Ｄ型フリップフロップをクリアさせて出力レベ
ルを初期レベルに固定するようにしたことを特徴とする
請求項１記載の位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175296A JPH0846512A (ja) | 1994-07-27 | 1994-07-27 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6175296A JPH0846512A (ja) | 1994-07-27 | 1994-07-27 | 位相同期ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846512A true JPH0846512A (ja) | 1996-02-16 |
Family
ID=15993629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6175296A Pending JPH0846512A (ja) | 1994-07-27 | 1994-07-27 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846512A (ja) |
-
1994
- 1994-07-27 JP JP6175296A patent/JPH0846512A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6873669B2 (en) | Clock signal reproduction device | |
| EP1094609A3 (en) | PLL circuit which can reduce phase offset without increase in operation voltage | |
| JPH03132117A (ja) | 位相周波数比較器 | |
| US6590949B1 (en) | Circuit and method for compensating a phase detector | |
| US5170135A (en) | Phase and frequency-locked loop circuit having expanded pull-in range and reduced lock-in time | |
| JPH05211413A (ja) | 位相比較回路 | |
| JPH0846512A (ja) | 位相同期ループ回路 | |
| JPH098551A (ja) | 高安定発振回路 | |
| JP2644890B2 (ja) | 位相同期回路 | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JPH09252250A (ja) | 位相同期回路 | |
| JPH02311022A (ja) | 位相同期発振器の安定回路 | |
| JP3564424B2 (ja) | Ｐｌｌ回路 | |
| JPH04284024A (ja) | 位相同期回路 | |
| JPH0851359A (ja) | デジタル位相比較器 | |
| JPH077328A (ja) | Ｆｍ復調回路 | |
| JPS63263920A (ja) | 位相同期回路 | |
| JPS6373717A (ja) | 位相同期発振器 | |
| JPS63123225A (ja) | 位相同期発振器 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| JPH04113720A (ja) | 位相同期発振器 | |
| JPH0211022A (ja) | Ｐｌｌ回路 | |
| JPH01165226A (ja) | 位相同期発振器 | |
| JPH0865152A (ja) | 位相同期ループ回路 | |
| JPH04111532A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041027 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050426 |