JPH0846132A - 保護回路 - Google Patents
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- JPH0846132A JPH0846132A JP7019269A JP1926995A JPH0846132A JP H0846132 A JPH0846132 A JP H0846132A JP 7019269 A JP7019269 A JP 7019269A JP 1926995 A JP1926995 A JP 1926995A JP H0846132 A JPH0846132 A JP H0846132A
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- 239000000758 substrate Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 1
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- 239000002184 metal Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＥＳＤ保護回路において、チップ面積の無駄
使いを無くし、従来の保護ダイオードに起因するラッチ
アップ問題を生じないようにする。 【構成】集積回路に対してＥＳＤ保護を行う入力回路で
あって、Ｖｄｄパッドと、Ｖｓｓパッドと、複数の入力
および出力パッドと、Ｖｄｄ電源線と、Ｖｓｓ電源線と
を備えている入力回路である。ＥＳＤ電流を流すことが
できる十分に大きなダイオードが、ＶｓｓパッドとＶｄ
ｄ電源線との間に直接的に配置されており、入力パッド
は各ダイオードを介してＶｄｄ電源線に接続されてい
る。
使いを無くし、従来の保護ダイオードに起因するラッチ
アップ問題を生じないようにする。 【構成】集積回路に対してＥＳＤ保護を行う入力回路で
あって、Ｖｄｄパッドと、Ｖｓｓパッドと、複数の入力
および出力パッドと、Ｖｄｄ電源線と、Ｖｓｓ電源線と
を備えている入力回路である。ＥＳＤ電流を流すことが
できる十分に大きなダイオードが、ＶｓｓパッドとＶｄ
ｄ電源線との間に直接的に配置されており、入力パッド
は各ダイオードを介してＶｄｄ電源線に接続されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、静電気放電（ＥＳＤ：
electrostatic discharge ）から集積回路を保護する保
護回路に関するものである。
electrostatic discharge ）から集積回路を保護する保
護回路に関するものである。
【０００２】
【従来の技術】ＥＳＤは、ＣＭＯＳ型、ＢＩＣＭＯＳ型
あるいはバイポーラ型集積回路のようなモノリシックＩ
Ｃ回路における一般的な問題である。静電気は、集積回
路のリード端子を介して放電されると壊滅的な破損を引
き起こす高電圧を作り出すことができる。従来において
は、例えばＣＭＯＳ回路を、Ｖｄｄ電源線に接続するダ
イオードおよびＶｓｓ電源線に接続するダイオードを従
えた入力抵抗を各入力パッド毎に用いて保護することが
知られている。入力パッドと電源Ｖｓｓとの間のＥＳＤ
放電に対する保護のために、電源Ｖｓｓに接続する個別
のダイオードが各入力パッド毎に用いられていた。
あるいはバイポーラ型集積回路のようなモノリシックＩ
Ｃ回路における一般的な問題である。静電気は、集積回
路のリード端子を介して放電されると壊滅的な破損を引
き起こす高電圧を作り出すことができる。従来において
は、例えばＣＭＯＳ回路を、Ｖｄｄ電源線に接続するダ
イオードおよびＶｓｓ電源線に接続するダイオードを従
えた入力抵抗を各入力パッド毎に用いて保護することが
知られている。入力パッドと電源Ｖｓｓとの間のＥＳＤ
放電に対する保護のために、電源Ｖｓｓに接続する個別
のダイオードが各入力パッド毎に用いられていた。
【０００３】
【発明が解決しようとする課題】このような構成に伴う
問題というのは、電源Ｖｓｓに接続するダイオードが各
入力パッドに接続され、重要なチップ面積（ダイ領域：
ｄｉｅ ａｒｅａ）を使い尽くしてしまうために、コス
ト的な不利益を招くことである。さらに、Ｖｓｓダイオ
ードは保護すべき集積回路である能動回路網の近傍に存
在するため、保護ダイオードに起因するラッチアップと
いう問題を防ぐための処置を施さなければならない。
問題というのは、電源Ｖｓｓに接続するダイオードが各
入力パッドに接続され、重要なチップ面積（ダイ領域：
ｄｉｅ ａｒｅａ）を使い尽くしてしまうために、コス
ト的な不利益を招くことである。さらに、Ｖｓｓダイオ
ードは保護すべき集積回路である能動回路網の近傍に存
在するため、保護ダイオードに起因するラッチアップと
いう問題を防ぐための処置を施さなければならない。
【０００４】
【課題を解決するための手段および作用】本発明は、集
積回路をＥＳＤから保護する保護回路であって、Ｖｄｄ
パッド、Ｖｓｓパッド、複数の入力および出力パッド、
Ｖｄｄ電源線およびＶｓｓ電源線を備えた保護回路を提
供するものである。この発明によれば、ＥＳＤ電流を十
分に流す単一のダイオード、（あるいは保護回路網）
が、ＶｓｓパッドとＶｄｄ電源線との間に直接配置され
ており、これにより、各入力パッドをＶｓｓ電源線に個
別のダイオードで接続する必要がない。入力／出力パッ
ドからＶｓｓに至る保護回路は、Ｉ／Ｏパッドに接続す
るダイオードと、環状の切り出し部および基板（ｓｃｒ
ｉｂｅ ｒｉｎｇ ａｎｄ ｓｕｂｓｔｒａｔｅ）と、
Ｖｓｓに接続する同様のダイオードとを介して完成す
る。
積回路をＥＳＤから保護する保護回路であって、Ｖｄｄ
パッド、Ｖｓｓパッド、複数の入力および出力パッド、
Ｖｄｄ電源線およびＶｓｓ電源線を備えた保護回路を提
供するものである。この発明によれば、ＥＳＤ電流を十
分に流す単一のダイオード、（あるいは保護回路網）
が、ＶｓｓパッドとＶｄｄ電源線との間に直接配置され
ており、これにより、各入力パッドをＶｓｓ電源線に個
別のダイオードで接続する必要がない。入力／出力パッ
ドからＶｓｓに至る保護回路は、Ｉ／Ｏパッドに接続す
るダイオードと、環状の切り出し部および基板（ｓｃｒ
ｉｂｅ ｒｉｎｇ ａｎｄ ｓｕｂｓｔｒａｔｅ）と、
Ｖｓｓに接続する同様のダイオードとを介して完成す
る。
【０００５】単一のダイオードの使用は、信号パッドと
Ｖｓｓパッドとの間で発生するＥＳＤに対する保護水準
を、異なる信号パッド間で達成されている保護水準と同
程度の水準まで高める。さらに、これは、チップ面積
（ｄｉｅ ａｒｅａ）の無駄使いを抑制し、ラッチアッ
プの危険性を減少させる。
Ｖｓｓパッドとの間で発生するＥＳＤに対する保護水準
を、異なる信号パッド間で達成されている保護水準と同
程度の水準まで高める。さらに、これは、チップ面積
（ｄｉｅ ａｒｅａ）の無駄使いを抑制し、ラッチアッ
プの危険性を減少させる。
【０００６】この発明は、Ｎ基板上のＣＭＯＳを引用し
て説明しているが、ＣＭＯＳ、ＢＩＣＭＯＳおよびバイ
ポーラのような様々なモノリシックＩＣに適用できる。
て説明しているが、ＣＭＯＳ、ＢＩＣＭＯＳおよびバイ
ポーラのような様々なモノリシックＩＣに適用できる。
【０００７】
【実施例】以下、添付図面を参照しながら本発明を一実
施例を用いて詳細に説明する。
施例を用いて詳細に説明する。
【０００８】図１を参照すると、従来の入力保護回路
は、一般的に表記された能動回路網（保護すべき集積回
路）５に電源を供給する電源線３、４にそれぞれ接続さ
れるＶｓｓパッド１とＶｄｄパッド２を含む。入力パッ
ド６は保護抵抗７と入力抵抗８または導体とを介して能
動回路網５に接続されている。入力抵抗８は保護におい
ては何の役割もなく、単に都合の良い接続体として機能
している。
は、一般的に表記された能動回路網（保護すべき集積回
路）５に電源を供給する電源線３、４にそれぞれ接続さ
れるＶｓｓパッド１とＶｄｄパッド２を含む。入力パッ
ド６は保護抵抗７と入力抵抗８または導体とを介して能
動回路網５に接続されている。入力抵抗８は保護におい
ては何の役割もなく、単に都合の良い接続体として機能
している。
【０００９】抵抗７と８の間の入力線は、Ｖｓｓダイオ
ードを介してＶｓｓ電源線３に、また、Ｖｄｄダイオー
ド１０介してＶｄｄ電源線４にそれぞれ接続されてい
る。選択的に設けられるダイオード１１は、入力パッド
６とＶｄｄ電源線４とを直接的に接続している。
ードを介してＶｓｓ電源線３に、また、Ｖｄｄダイオー
ド１０介してＶｄｄ電源線４にそれぞれ接続されてい
る。選択的に設けられるダイオード１１は、入力パッド
６とＶｄｄ電源線４とを直接的に接続している。
【００１０】図２は、図１に示される回路の物理的配置
を示すもので、Ｖｓｓダイオード９を介してＶｓｓ電源
線３に接続され、Ｖｄｄダイオード１０を介してＶｄｄ
電源線４に接続される入力パッド６が描かれている。
を示すもので、Ｖｓｓダイオード９を介してＶｓｓ電源
線３に接続され、Ｖｄｄダイオード１０を介してＶｄｄ
電源線４に接続される入力パッド６が描かれている。
【００１１】図１および図２に示される回路において、
２つのパッド間、例えば２つの入力パッド間にＥＳＤイ
ンパルスが発生すると、陰極側のパッドのダイオードは
ブレークダウンするであろう。電流は基板とスクライブ
金属（ｓｃｒｉｂｅ ｍｅｔａｌ：この実施例ではＶｄ
ｄ電源線）に流れ、陰極側のパッドに接続されたダイオ
ードに順方向電圧を印加する。もしＥＳＤ電圧の極性が
反対であれば、２つのダイオード（Ｖｄｄダイオード）
の役割が反対となることを除いて、同様の動作が生じ
る。同様の動作は入力と出力のパッド間でも起こる。も
し、放電が幾つかのパッド間で発生すると、その動作は
同様であるが、さらに多くのダイオードに影響を与え
る。
２つのパッド間、例えば２つの入力パッド間にＥＳＤイ
ンパルスが発生すると、陰極側のパッドのダイオードは
ブレークダウンするであろう。電流は基板とスクライブ
金属（ｓｃｒｉｂｅ ｍｅｔａｌ：この実施例ではＶｄ
ｄ電源線）に流れ、陰極側のパッドに接続されたダイオ
ードに順方向電圧を印加する。もしＥＳＤ電圧の極性が
反対であれば、２つのダイオード（Ｖｄｄダイオード）
の役割が反対となることを除いて、同様の動作が生じ
る。同様の動作は入力と出力のパッド間でも起こる。も
し、放電が幾つかのパッド間で発生すると、その動作は
同様であるが、さらに多くのダイオードに影響を与え
る。
【００１２】Ｖｓｓに接続されるダイオード９は、入力
または出力パッドとＶｓｓパッドとの間の放電、および
ＶｓｓパッドとＶｄｄパッドとの間の放電の両方に対し
て、他の入力または出力パッドに接続されるダイオード
と同様に動作することが明らかである。
または出力パッドとＶｓｓパッドとの間の放電、および
ＶｓｓパッドとＶｄｄパッドとの間の放電の両方に対し
て、他の入力または出力パッドに接続されるダイオード
と同様に動作することが明らかである。
【００１３】個々のＶｓｓダイオード９は、このように
ＶｓｓへのＥＳＤ放電に対して入力部を保護する。しか
し、図２にさらに明確に示すように、能動回路網５に対
するダイオード９の近接配置は、ラッチアップ問題を回
避するために極端な注意を払う必要があり、また、能動
回路網５に実質的に近く配置された複数のダイオード９
の存在は、素子の物理的な大きさを増加させてしまう。
ＶｓｓへのＥＳＤ放電に対して入力部を保護する。しか
し、図２にさらに明確に示すように、能動回路網５に対
するダイオード９の近接配置は、ラッチアップ問題を回
避するために極端な注意を払う必要があり、また、能動
回路網５に実質的に近く配置された複数のダイオード９
の存在は、素子の物理的な大きさを増加させてしまう。
【００１４】本発明の一実施例を示し、図１および図２
と同様の部分には同様の符号を付している図３および図
４をここで参照すると、図３において破線で表示されて
いるように、入力抵抗７とＶｓｓおよびＶｄｄダイオー
ド９および１０とが取り除かれている。その代わりに、
単一のＶｓｓダイオード１２（望ましくは、ＥＳＤイン
パルスに耐え得る大きなダイオード）、または、ダイオ
ード１１と同等のダイオード網が、Ｖｓｓパッド１ある
いはそれに近いＶｓｓ電源線３上の少なくとも一つの点
と、Ｖｄｄ電源線４との間に直接的に設けられている。
同様のダイオード１１は、Ｖｄｄパッド２を除く残りの
すべてのパッド６とＶｄｄ電源線４との間に接続されて
いる。図１に示されている構成と異なり、ダイオード１
１はここでは不可欠の要素である。
と同様の部分には同様の符号を付している図３および図
４をここで参照すると、図３において破線で表示されて
いるように、入力抵抗７とＶｓｓおよびＶｄｄダイオー
ド９および１０とが取り除かれている。その代わりに、
単一のＶｓｓダイオード１２（望ましくは、ＥＳＤイン
パルスに耐え得る大きなダイオード）、または、ダイオ
ード１１と同等のダイオード網が、Ｖｓｓパッド１ある
いはそれに近いＶｓｓ電源線３上の少なくとも一つの点
と、Ｖｄｄ電源線４との間に直接的に設けられている。
同様のダイオード１１は、Ｖｄｄパッド２を除く残りの
すべてのパッド６とＶｄｄ電源線４との間に接続されて
いる。図１に示されている構成と異なり、ダイオード１
１はここでは不可欠の要素である。
【００１５】物理的配置は図４に示されており、ここで
は、ダイオード１２はＶｓｓパッド１とＶｄｄ電源線４
との間に位置していることが判る。なお、Ｖｄｄ電源線
４は基板および環状の切り出し部を含んでいる。ダイオ
ード１１は各入力パッドをＶｄｄ電源線４に接続してい
る。
は、ダイオード１２はＶｓｓパッド１とＶｄｄ電源線４
との間に位置していることが判る。なお、Ｖｄｄ電源線
４は基板および環状の切り出し部を含んでいる。ダイオ
ード１１は各入力パッドをＶｄｄ電源線４に接続してい
る。
【００１６】ＥＳＤ放電の保護を達成するために、この
回路は、正負両方の放電に対して、すべての可能性のあ
る組み合わせのパッド間のＥＳＤ放電に耐えるものでな
ければならない。
回路は、正負両方の放電に対して、すべての可能性のあ
る組み合わせのパッド間のＥＳＤ放電に耐えるものでな
ければならない。
【００１７】もし、入力パッドが陰極（６ａ）であれ
ば、入力パッドダイオード１１はブレークダウン（導
通）し、従来技術におけるように、Ｖｄｄまでの低抵抗
の電流経路が形成される。一方、入力パッドが陽極であ
れば、同じダイオード１１は基板との間で順方向電圧が
印加され、それはＶｓｓダイオード１２にブレークダウ
ンをもたらし、ＥＳＤによる放電のための低抵抗電流経
路が形成される。
ば、入力パッドダイオード１１はブレークダウン（導
通）し、従来技術におけるように、Ｖｄｄまでの低抵抗
の電流経路が形成される。一方、入力パッドが陽極であ
れば、同じダイオード１１は基板との間で順方向電圧が
印加され、それはＶｓｓダイオード１２にブレークダウ
ンをもたらし、ＥＳＤによる放電のための低抵抗電流経
路が形成される。
【００１８】図５に示されるように、ここではＶｄｄ電
源線４が基板によって構成され、パッド間は、基板４お
よび互いに反対方向に向き合ったダイオード１１を介し
て導通（ブレークダウン）し、一つは順方向に印加さ
れ、もう一つは逆方向に印加される。
源線４が基板によって構成され、パッド間は、基板４お
よび互いに反対方向に向き合ったダイオード１１を介し
て導通（ブレークダウン）し、一つは順方向に印加さ
れ、もう一つは逆方向に印加される。
【００１９】図６はＶｓｓとＶｄｄの間で導通（ブレー
クダウン）があった場合に、何が起こるかを示してい
る。Ｖｓｓパッド１をＶｄｄ電源線４に接続する唯一の
ダイオード１２を介して放電が起こっている。
クダウン）があった場合に、何が起こるかを示してい
る。Ｖｓｓパッド１をＶｄｄ電源線４に接続する唯一の
ダイオード１２を介して放電が起こっている。
【００２０】上述したこの構成によって、従来技術とは
異なり（図１、３と図２、４とを比較せよ）、正負いず
れの極性の場合に対しても放電を行うために、各パッド
毎に一つダイオードが要求されている。すべての入力／
出力パッドからＶｓｓパッドに至る保護回路は、入力／
出力パッドに接続するダイオードと、環状の切り出し部
（ｓｃｒｉｂｅ ｒｉｎｇ（不図示））および基板と、
Ｖｓｓパッドに接続する同様のダイオードとを介して構
成されている。基板と環状の切り出し部（ｓｃｒｉｂｅ
ｒｉｎｇ（不図示））は、このように、パッド間で互
いに反対方向に向いているダイオードを接続するために
役立っている。この構成は、低抵抗回路を提供する。
異なり（図１、３と図２、４とを比較せよ）、正負いず
れの極性の場合に対しても放電を行うために、各パッド
毎に一つダイオードが要求されている。すべての入力／
出力パッドからＶｓｓパッドに至る保護回路は、入力／
出力パッドに接続するダイオードと、環状の切り出し部
（ｓｃｒｉｂｅ ｒｉｎｇ（不図示））および基板と、
Ｖｓｓパッドに接続する同様のダイオードとを介して構
成されている。基板と環状の切り出し部（ｓｃｒｉｂｅ
ｒｉｎｇ（不図示））は、このように、パッド間で互
いに反対方向に向いているダイオードを接続するために
役立っている。この構成は、低抵抗回路を提供する。
【００２１】ダイオードの設計は、この発明においては
厳密でなくてよい。そして、当業者の成し得る範囲で、
様々な設計を採用することが可能である。ダイオードの
役割を果たす素子、回路網または素子の組み合わせを利
用することができ、それらの実施の態様は、用いられて
いる技術の特殊性に依存する。主たる留意点は、ダイオ
ード１２が１または２以上の入力パッドからのＥＳＤ電
流を流すのに十分な大きさでなければならず、さらに、
通常の動作電圧の下で導通（ブレークダウン）されては
ならないことである。理想的にはすべてのダイオードが
互いに同じ物であるべきである。
厳密でなくてよい。そして、当業者の成し得る範囲で、
様々な設計を採用することが可能である。ダイオードの
役割を果たす素子、回路網または素子の組み合わせを利
用することができ、それらの実施の態様は、用いられて
いる技術の特殊性に依存する。主たる留意点は、ダイオ
ード１２が１または２以上の入力パッドからのＥＳＤ電
流を流すのに十分な大きさでなければならず、さらに、
通常の動作電圧の下で導通（ブレークダウン）されては
ならないことである。理想的にはすべてのダイオードが
互いに同じ物であるべきである。
【００２２】本実施例は、ｎ型基板を用いた場合を前提
に説明されている。ｐ型基板のためにはＶｄｄおよびＶ
ｓｓパッドの役割が入れ替わる。
に説明されている。ｐ型基板のためにはＶｄｄおよびＶ
ｓｓパッドの役割が入れ替わる。
【００２３】
【発明の効果】以上説明したように、本発明の保護回路
によれば、ＥＳＤ電流を十分に流すことができる一つの
ダイオードを第２電源パッド（上記実施例におけるＶｓ
ｓパッド）と第１電源線（上記実施例におけるＶｄｄ電
源線）との間に設けることにより、従来の保護回路にお
いて各入出力パッド毎に設けられていたＶｓｓダイオー
ドを不要にすることができる。これにより、チップ面積
の有効活用が可能となり、また、従来のＶｓｓダイオー
ドに起因するラッチアップが無くなる。
によれば、ＥＳＤ電流を十分に流すことができる一つの
ダイオードを第２電源パッド（上記実施例におけるＶｓ
ｓパッド）と第１電源線（上記実施例におけるＶｄｄ電
源線）との間に設けることにより、従来の保護回路にお
いて各入出力パッド毎に設けられていたＶｓｓダイオー
ドを不要にすることができる。これにより、チップ面積
の有効活用が可能となり、また、従来のＶｓｓダイオー
ドに起因するラッチアップが無くなる。
【図１】従来の入力保護回路を示す回路図。
【図２】従来の集積回路のコンタクトパッドについての
物理的配置を示す模式図（明確化のために入力抵抗は省
略している）。
物理的配置を示す模式図（明確化のために入力抵抗は省
略している）。
【図３】先の選択的に付加されたダイオードを残したま
まで、最も簡略化した形態で示した本発明による入力保
護回路を示す図。
まで、最も簡略化した形態で示した本発明による入力保
護回路を示す図。
【図４】本発明により構成された集積回路の物理的配置
を示す模式図。
を示す模式図。
【図５】本発明による構成においてパッド間の破損がど
の様に行われるかを示す図。
の様に行われるかを示す図。
【図６】本発明の保護回路の電気的な等価回路を示す
図。
図。
１…Ｖｓｓパッド、２…Ｖｄｄパッド、３…Ｖｓｓ電源
線、４…Ｖｄｄ電源線、６…入力／出力パッド、９…Ｖ
ｓｓダイオード、１０…Ｖｄｄダイオード、１１…ダイ
オード、１２…Ｖｓｓダイオード。
線、４…Ｖｄｄ電源線、６…入力／出力パッド、９…Ｖ
ｓｓダイオード、１０…Ｖｄｄダイオード、１１…ダイ
オード、１２…Ｖｓｓダイオード。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 23/522 23/556 23/62 21/8238 27/092 Ｈ０１Ｌ 27/06 １０１ Ｐ 27/08 ３２１ Ｈ
Claims (5)
- 【請求項１】 基板と、第１および第２電源パッドと、
この第１および第２電源パッドにそれぞれ接続された第
１および第２電源線と、複数の入力および出力パッドと
を備え、前記第１電源線が前記基板を含んでいる、集積
回路に対してＥＳＤ保護を行うための保護回路におい
て、 ＥＳＤ電流を十分に流すことができる第１ダイオード手
段（１２）は前記第２電源パッドと前記第１電源線との
間に接続され、 第２ダイオード手段（１１）は前記各入力パッドと前記
第１電源線との間に接続され、 前記入力および出力パッド（６）の間の放電は、それぞ
れのパッド（６）に接続され互いに背中合わせに向き合
う前記第２ダイオード手段（１１）および前記基板を介
して行われ、前記電源パッド間の放電は、前記電源パッ
ドの一つと接続された前記単一の第１ダイオード手段
（１２）および前記基板を介して行われることを特徴と
する保護回路。 - 【請求項２】 請求項１に記載の保護回路において、 前記ダイオード手段（１１、１２）はダイオード回路網
を含むことを特徴とする保護回路。 - 【請求項３】 請求項１に記載の保護回路において、 前記それぞれの入力パッド（６）と前記第２電源線
（３）との間のダイオードが不要（ｆｒｅｅ）であるこ
とを特徴とする保護回路。 - 【請求項４】 請求項１に記載の保護回路において、 前記基板はｎ型であり前記第１電源線（４）はＶｄｄ電
源線であることを特徴とする保護回路。 - 【請求項５】 請求項１に記載の保護回路において、 前記基板はｐ型であり前記第１電源線（４）はＶｓｓ電
源線であることを特徴とする保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA2115230 | 1994-02-08 | ||
| CA002115230A CA2115230A1 (en) | 1994-02-08 | 1994-02-08 | Esd protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846132A true JPH0846132A (ja) | 1996-02-16 |
Family
ID=4152880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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