JPH084295B2

JPH084295B2 - Ｃｃｄ１次元イメ−ジセンサ

Info

Publication number: JPH084295B2
Application number: JP61011537A
Authority: JP
Inventors: 信行谷口; 敏彦唐崎; 徳治石田; 正隆浜田; 寿夫糊田
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1986-01-21
Filing date: 1986-01-21
Publication date: 1996-01-17
Anticipated expiration: 2011-01-17
Also published as: JPS62169569A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はCCD1次元イメージセンサに関する。

［従来の技術］第10図に従来のCCDを用いた１次元イメージセンサ１
の構成を示す。

光電変換素子列、EAn（ｎ＝1,2,…ｎ…）、電荷蓄積
素子列FAn、電荷転送レジスタCAn、CBn、それぞれの間
のゲート、さらに出力段で構成され、OS端子から光電変
換素子列上に投影された像の照度が光電変換により電気
信号として出力される。また光電変換素子列EAn近傍に
モニターフォトダイオードMPが配列され、そのモニター
フォトダイオードMPの光電流の積分値がAGCOS端子より
出力され、またOS、AGCOS信号の基準電圧がDOS端子より
出力される。

ここで光電変換素子列EAnの出力がOS端子から出力さ
れる点について詳細な説明をくわえる。ICGパルスの印
加が積分開始信号となり、電荷蓄積素子列FAnと電源間
のMOSトランジスタCGnをONし各電荷蓄積素子FAnのイニ
シャライズを行い、モニタフォトダイオードMP用のフロ
ーティングゲートMFGと電源間に接続されたMOSトランジ
スタMCGをONしモニターフォトダイオードMPの出力をク
リアする。

次にICGパルスの除去後、各光電変換素子EAn上に投影
された像の照度に比例した電荷が各光電変換素子EAnで
発生され、その電荷が各フローティング・ゲートを通過
し電荷蓄積素子FAn上に蓄えられる。モニターフォトダ
イオードMPで発生した電荷はフローティングゲートMFG
を介して、電荷蓄積用コンデンサに蓄えられリアルタイ
ムでAGCOS端子から電荷蓄積状況を示す信号が出力され
る。こうしてAGCOS出力が所定レベルに降下した時点で
各光電変換素子EAnで発生した電荷量が後段処理回路に
対して適正であると判断しSHパルスの印加によりゲート
SGnをオンとして各電荷蓄積素子FAnの電荷を電荷転送レ
ジスタCAnへ並列に転送することで積分の完了となる。

ここでシフトゲートSGnは電荷転送レジスタのφ₁クロ
ックのHighの周期にポテンシャルウェルを形成し、電荷
をとらえる転送チャンネルCAnと接続されているため
に、シフトパルスSHの発生は転送クロックと位相をあわ
せる必要があり、まず転送クロックをφ₁＝Ｈ、φ₂＝Ｌ
にし、シフトレジスタCAn下にポテンシャルウェルを形
成した後、シフトパルスSHをHighとし電荷蓄積素子FAn
とシフトレジスタCAn間のMOSトランジスタSGをONし積分
時間中に蓄積された電荷をシフトレジスタのφ₁Highで
形成されるポテンシャルウェルに注入する。

以後電荷転送レジスタCAn、CBnは転送クロックφ₁の
周期でクロックφ₁がHighのときレジスタCAn、クロック
φ₂＝HighのときレジスタCBn、φ₁＝Highのときレジス
タCAn−１という具合に電荷は図上右の方に転送され、
レジスタCBOより出力段バッファを介して端子OSより電
圧変換されとり出される。この結果、シフトパルス発生
後転送クロックφ₁の立ち下がりに同期して電圧変換さ
れた像情報が光電変換素子EA1の画素から順に逐次OS端
子に出力される。これらの制御のタイミングを第11図、
これらの駆動回路を第12図、第13図に示す。

この第12図と第13図の駆動回路は特開昭60−101516号
公報で示した回路である。１は第10図で示した１次元イ
メージセンサ、10は転送クロックパルス発生ブロック、
20は１次元イメージセンサ１からの信号にもとづいて撮
影レンズの焦点調節状態判定の基礎となるディジタル信
号を形成する回路ブロック、30は回路ブロック20からの
ディジタル信号にもとづいて撮影レンズの焦点調節状態
判定を判別する一方、各回路ブロックの制御動作を行な
うマイクロコンピュータである。

又、40は１次元イメージセンサ１内の輝度モニター回
路の出力にもとづいて、回路ブロック20内の増幅器の増
幅率制御を行なう一方、１次元イメージセンサ１での電
荷蓄積時間（光電流積分時間）を制御する輝度判定回
路、AN1,AN2はオア回路OR1と共にゲート手段を構成する
アンド回路、DF1は後述のフリップフロップFF0,FF1乃至
FF6をリセットするリセットパルスを発生するＤフリッ
プフロップ、DF2はイメージセンサ１において電荷蓄積
素子FAnに蓄積された電荷を電荷転送レジスタAnへ転送
するシフトパルスを発生するＤフリップフロップ、CL1
は基準クロックパルスを発生するクロック回路、FF0は
Ｒ−Ｓフリップフロップである。

転送クロックパルスφ1,φ２を発生する転送クロック
パルス発生ブロック10の回路構成例を説明すると、FF1,
FF2…FF6は分周回路を形成するフリップフロップ回路で
あり、初段のフリップフロップFF1のＴ入力にはクロッ
ク回路CL1からのクロックパルス（周期２μ秒）が入力
される。フリップフロップFF3,FF4,FF5,FF6のＱ出力は
オア回路OR2にて夫々入力されており、そのオア回路OR2
の出力はアンド回路AN4の一方の入力に入力される。ア
ンド回路AN4のもう一方の入力はインバータIN1を介して
マイクロコンピュータ30の端子T22に接続されていて、
端子T22が“0"の信号を出力するとき、このアンド回路A
N4からはオア回路OR20の“1"の信号が出力される。一
方、アンド回路AN5は一方の入力がクロック回路CL2に接
続され、他方の入力が上述の端子T22に接続されてお
り、したがって上述の端子T22が“1"の信号を出力する
とき、クロック回路CL2からのクロックパルスを出力す
る。ここで、クロック回路CL2から出力されるクロック
パルスの周期はクロック回路CL1から出力されるクロッ
クパルスを分周したフリップフロップFF6の出力Q6の周
期よりも数十倍短く設定されている。オア回路OR3は、
アンド回路AN4,AN5のいずれかの出力信号が“1"のと
き、“1"の信号を転送クロックパルスφ２として一次元
イメージセンサー１内のCCDシフトレジスタCAn,CBnへ出
力する。又、オア回路OR3にはインバータIN2が接続され
ていて、このインバータIN2はφ２とは逆位相の信号を
転送クロックパルスφ１として１次元イメージセンサ１
内のCCDシフトレジスタCAn,CBn及び画像信号出力回路VS
へ出力する（第10図参照）。なお、マイクロコンピュー
タ30の端子T22からの“1"の信号はイニシャライズ作動
をイメージセンサーに行なわせるための信号である。

第13図は輝度判定回路40及び回路ブロック20の一例を
示している。この図でT10,T1,T12は夫々第10図の端子AG
COS,DOS,OSに接続される端子であり、端子T13、T15,T16
には後述のように夫々マイクロコンピュータ30からデー
タパスDB1を介して、サンプル指定パルス、サンプル指
定リセットパルスが入力される。又、端子T14は第12図
のアンド回路AN2の１つの入力に接続されている。ま
ず、輝度判定回路40から説明すると、この回路は上述の
輝度モニター回路MCの出力電圧AGCOSの積分クリアパル
ス消滅後の降下の程度を段階的に判別するための比較器
AC1,AC2,A3,AC4を備えている。これらの比較器の反転入
力はバッファB1を介して端子T10に夫々接続されてい
る。一方、これらの比較器AC1,AC2,AC3,AC4の非反転入
力は、抵抗R1と定電流源I1の接続点J4、抵抗R2と定電流
源I2の接続点J5、抵抗R3と定電流源I3の接続点J6、抵抗
R4と定電流源I4の接続点J7に夫々接続されており、抵抗
R1,R2,R3,R4はバッファB2を介して端子T11に接続されて
いる。このような回路接続であれば、接続点J4,J5,J6,J
7には端子T11に印加される上述の基準電圧発生回路RSの
電圧DOSから夫々抵抗R1,R2,R3,R4での電圧降下を差引い
た電圧が発生しており、抵抗R1,R2,R3,R4の抵抗値及び
定電流源I1,I2,I3,I4の電流値を選ぶことによって、端
子T10に入力される上述の輝度モニター回路MCの出力電
圧AGCOSの電圧降下の程度に応じて、比較器AC1,AC2,AC
3,AC4の出力が順次“0"から“1"に反転する。DF3,DF4,D
F5は夫々Ｄ入力が比較器AC1,AC2,AC3の出力に接続され
たＤフリップフロップであり、これらのCP入力にはＤフ
リップフロップDF2からのシフトパルスが入力される。
そして、そのシフトパルスが入力されると、Ｄフリップ
フロップDF3,DF4,DF5は、直前の比較器AC1,AC2,AC3の出
力を夫々Ｑ出力に出力し、出力からは反転出力を出力
する。AN6は一方の入力がＤフリップフロップDF3のＱ出
力に、もう一方の入力がＤフリップフロップDF4のＱ出
力に接続されたアンド回路、AN7は一方の入力がＤフリ
ップフロップDF4の出力に、もう一方の入力がＤフリ
ップフロップDF5の出力に接続されたアンド回路であ
り、アンド回路AN6,AND7の出力b,c、Ｄフリップフロッ
プDF3の出力ａ、DF5のＱ出力ｄ、さらに比較器AC4の
出力ｅが輝度判定回路40の出力となる。すなわち、それ
らの出力がモニター用受光素子MPで検出した輝度レベル
を示す信号となる。

第13図の残りの回路は第12図の回路ブロック20を構成
する。22バッファB3を介して端子T12から入力される画
像信号出力回路VSの出力電圧Vosと、バッファB2を介し
て端子T11から入力される基準信号発生回路RSの出力電
圧Vrefとの差に対応する出力V1を発生する減算回路であ
る。24は光電変換素子列EAnにおけるアルミニウム膜で
覆われ所定値分の光電変換素子のうち両端の光電変換素
子を除いたものの蓄積電荷に対応する画像信号のピーク
値V2（最低レベルの画素信号）を検知し、それらをラッ
チして出力するピーク値検出回路であり、これにより、
いわゆる暗出力補正用の信号V2が形成される。T15,T16
はこのピーク値検出回路24でのサンプリング期間を設定
するサンプリング指定パルスおよびサンプリング指定リ
セットパルスをデータバスDB1を介してマイクロコンピ
ュータ30から受け取る入力端子である。

26は回路22及び24の出力信号V1,V2を差動増幅する増
幅器であり、その増幅率が上述の輝度判定回路40の出力
a,b,c,dによって制御されるように構成された増幅器で
ある。この増幅器において、OPは演算増幅器であり、そ
の入力端子f,gは入力抵抗R5,R6を介して回路22及び24に
夫々接続されている。R7乃至R14は演算増幅器OPの増幅
率設定のために設けられた抵抗であり、R5,R6,R7,R8,R1
1,R12の抵抗値をｒとするとき、R9,R13は2rの抵抗値、R
10,R14は4rの抵抗値をもっている。AS1乃至AS8はアナロ
グスイッチであり、このうち、AS1乃至AS4は出力a,b,c,
dに応じて抵抗R7乃至R10を選択的に有効化して演算増幅
器OPの帰還抵抗値を設定するのに対し、AS5乃至AS8は出
力a,b,c,dに応じて抵抗R11乃至R14を選択的に有効化し
て同増幅器OPのバイアス抵抗値を設定する。すなわちＡ
は演算増幅器OPの増幅率で、この増幅器OPの出力電圧
は、 Vout＝Ｅ＋（V2−V1）×Ａで表わされ、これがA/D変
換器ADCに入力される。但し、上式のＥは定電圧源Ｅの
電圧であり、A/D変換器ADCの入力レベル範囲に合わせて
適当に設定される。そして、各画素信号に対応したA/D
変換器ADCの各出力は第12図のマイクロコンピュータの
端子T22にデータパスDB1を介して取込まれ、所定のプロ
グラムにもとづくディジタル演算によって、撮影レンズ
の焦点調節状態が検出される。このように、第13図の増
幅器26は輝度判定回路40の出力に応じて増幅率を変化さ
せ、A/D変換器ADCでの信号処理に適した信号を出力する
から、広範な輝度或で撮影レンズの焦点状態の調節が可
能である。

再度第12図について説明すると、マイクロコンピュー
タ30の端子T17は積分クリアパルスの出力端子である。
又、マイクロコンピュータ30の端子T19からは、シフト
パルスの発生を許可する場合、“1"の信号が出力され、
後述のように光電変換素子列EAnから電荷転送用レジス
タCAn,CBnへの蓄積電荷の転送中はシフトパルスの発生
を禁止する信号“0"が出力される。マイクロコンピュー
タ30の端子T18からは積分クリアパルスの消滅時点t0か
ら所定時間ハード的にシフトパルスの発生が行なわれな
い場合“1"の信号が出力される。この信号は端子T17か
ら出力される積分クリアパルスは端子T6を介して一次元
イメージセンサー１の積分クリアゲートICGに入力され
る一方、フリップフロップFF0をセットし、そのＱ出力
を“1"にしてアンド回路AN1を開かせる。又、フリップ
フロップFF0がセットされた状態で端子T18からシフトパ
ルスの発生を許可する“1"の信号が出力されると、アン
ド回路AN2も開かれる。輝度判定回路40の出力端子T14か
らは、被写体輝度が高い場合のみ、積分クリアパルスの
消滅時点t0から所定時間（100m秒）経過する前の時点t2
で“1"の信号ｅが出力される。被写体輝度が低い場合
は、マイクロコンピュータ30の端子T18の出力がt3の時
点で“1"となる。被写体輝度が高い場合はアンド回路AN
2の出力がt2の時点で“1"になり、被写体輝度が低い場
合はt3の時点でアンド回路AN1の出力が“1"になり、い
ずれか一方の“1"の出力がオア回路OR1を介してＤフリ
ップフロップDF1のＤ入力に入力される。このＤフリッ
プフロップのCK（クロック）入力にはクロック回路CL1
からの基準クロックパルス（周期２μ秒）が入力されて
いるため、Ｄ入力に“1"の信号が入力された直後その基
準クロックパルスの立下りでＤフリップフロップDF1の
Ｑ出力は“1"となり、フリップフロップFF0がリセット
され、開かれていたアンド回路AN1又はAN2が閉じると共
に、転送クロックパルス発生ブロック10内のフリップフ
ロップFF1乃至FF6がリセットされ、それらのＱ出力Q1乃
至Q6がすべて“0"になる。そして、アンド回路AN1又はA
N2がそのようにして閉じると、次の基準クロックパルス
の立下りでＤフリップフロップDF1のＱ出力は“0"に戻
り、結局そのＱ出力からは２μ秒の時間幅の正パルスが
出力されたことになる。この正パルスがリセットパルス
である。一方、ＤフリップフロップDF2はＤフリップフ
ロップDF1のＱ出力が“1"になった直後のクロック回路C
L1からの基準クロックパルスの立下りでＱ出力が“1"に
なり、ＤフリップフロップDF1のＱ出力が“0"に戻った
直後の同クロック回路の基準パルスの立下りでＱ出力が
“0"に戻る。したがってＤフリップフロップDF2のＱ出
力には、リセットパルスの立下りと同期して立上る２μ
秒の時間幅の正パルスが生じるが、これがシフトパルス
である。このシフトパルスはマイクロコンピュータ30の
端子T21に入力されると共に、端子T7を介して１次元イ
メージセンサ１のシフトゲートSGnに入力される。

以上は第12図の全体の回路構成とそれを構成する回路
ブロックについての説明であるが、第11図に高輝度時の
シフトパルス信号発生時のタイミングチャートを示す。
ICGパルスの印加で省電源状態にチャージされた端子AGC
OSは電荷蓄積の進行とともにその電位を降下させt₂のタ
イミングでシフトパルス発生レベルＶ＝R4・I4に達し、
第12図のコンパレータAC4の出力T14は反転する。この信
号をもとにクロック回路CL1の最大１周期２μＳの遅れ
でフリップフロップDF1の出力が反転し、さらにクロッ
ク回路CL1の１周期２μＳの遅れでフリップフロップDF2
の出力、すなわちシフトパルスSHが出力される。このパ
ルスSHはまたクロック回路CL1のパルスの１周期２μＳ
で形成されており、その立ち下がりで電荷蓄積素子FAn
からレジスタCAnへの電荷の転送が完了するため、端子T
14の反転から最小４μSec、最大６μSec後に電荷蓄積素
子FAnでの実質的な電荷蓄積、すなわち光積分が完了す
る。

［従来技術の問題点］ところが低輝度の被写体に対しても、より精度良くそ
の像の画像信号を得ようとした場合、より大きな画素出
力が低輝度においても得られること、すなわち光電変換
素子部の高感度化が要求される。そこでこの高感度化を
行った場合、高輝度時に適正なレベルで画素出力を得よ
うとした場合、10μＳ程度の極めて短い積分時間による
イメージセンサ制御を実現する必要が生じる。

このため従来の上記の方法では６μSec程度の過剰積
分が行なわれてしまい画素出力の平均レベルが高くな
り、画素出力が後段の処理回路で飽和してしまうという
問題が生じる。

［発明が解決しようとする課題］この発明は被写体の低輝度時においても高精度で画像
信号が得られる一方、高輝度時にも過剰積分を行うこと
なく、適正なレベルで画像信号が得られるようにした１
次元イメージセンサを提供することを目的とする。

［課題を解決するための手段］この発明のCCD1次元イメージセンサは、複数画素で構
成された画像信号用受光部と、画像信号用受光部からの
電荷を蓄積する第１の蓄積部と、第１の蓄積部からの電
荷が並列に転送される第２の蓄積部と、第２の蓄積部か
らの電荷が並列に転送され、転送クロックにより各画素
に対応した電荷を直列に出力するCCDシフトレジスタ
と、画像信号用受光部近傍に設けられたモニター用受光
部と、モニター用受光部の出力電荷を蓄積するモニター
用蓄積部と、モニター用蓄積部の出力が所定値に達する
と第１の蓄積部の電荷を第２の蓄積部に転送する第１の
転送ゲートと、前記CCDシフトレジスタの転送クロック
に同期して第２の蓄積部からの電荷を並列にCCDシフト
レジスタに転送する第２の転送ゲートとを備えたことを
特徴とする。

［実施例］第１図に本発明による１次元ラインセンサの一実施例
を示す。

なお第10図にしめしたものと同じ部分には同じ符号を
付した。

第１図との相異は従来の電荷蓄積部FAnとCCDレジスタ
CAn間に第２の電荷蓄積部GAn、ゲート部EGn、CGnを増設
してある。

この結果転送クロックの周期とは無関係に第１の電荷
蓄積部で蓄えられた光電変換素子で発生した電荷をEGn
のゲートの操作のみで第２の電荷蓄積部へ転送すること
で積分の完了を実現することが可能となった。

この実施例ではCGn、すなわち第２の蓄積部GAnに対す
るクリアゲートは設置してあるが必ずしも必要なもので
はない。このゲートCGnは一度FAnからGAnへの電荷転送
を行った後、そのデータを必要としなくなり再積分を開
始したいとの意図を有する場合のみ必要で、AF動作での
シーケンスにより必要性の有無は決定される。

第２図〜第４図に１次元ラインセンサを駆動する回路
図を示し、第５図にそのタイミングチャートを示す。

第２図に示した回路は第１の電荷蓄積部FAmから第２
の電荷蓄積部GAmへの電荷転送ゲートEGn操作信号SH1と
して第11図で先に説明を加えたDF1の出力、クロックパ
ルス発生ブロックのリセット入力を応用した回路であ
る。このため積分の完了がこのSH1の立ち下がりとなる
ため、過剰積分時間が第12図の従来例では最小４μS,最
大６μＳであったのを、夫々２μＳ短縮し、最小２μS,
最大４μＳにすることができる。なお、後段のAGC回路
のゲイン切換回路のラッチ信号T13も、このSH1信号の反
転信号とし、この信号の立ち上がり、すなわち積分完了
時点のモニター出力の値によりゲインコントロールされ
る。この回路におけるタイミングチャートを第５図
（ａ）に示した。

第３図には第１図に示した１次元イメージセンサの第
１の電荷蓄積部FAmと第２の電荷蓄積部GAmの間のMOSト
ランジスタゲートEGnを１次元センサの積分時間開始時
にON状態として光電変換素子EAnの発生電荷を第１の電
荷蓄積部分FAmを通過させて第２の電荷蓄積部GAmに蓄積
し、その蓄積の完了、すなわち積分時間の完了を前述の
MOSトランジスタゲートEGnのOFFで行なう回路の構成を
示す。

積分開始信号ICGのパルスT17、マイクロコンピュータ
30からの強制的なシフトパルスT18、それに輝度判定回
路40のコンパレータ出力T14の３信号を入力とするNOR回
路NOR1の出力を１次元イメージセンサ１のSH1ゲート入
力に印加し、さらに輝度判定回路40にラッチ信号として
このNOR回路NOR1の反転信号をインバータIN3を介して印
加する回路構成となっている。動作についてはまず積分
開始信号ICGのパルス入力によってNOR回路NOR1の出力は
Lowにセットされる。また１次元イメージセンサ１のモ
ニター回路出力AGCOSは基準電圧と等価の電圧となり輝
度判定回路40のコンパレータ出力T14はLowとなる。また
当然マイクロコンピュータ30からの強制的なシフトパル
スT18はLowに保たれる。この状態で積分開始信号ICGパ
ルスの除去によりNOR回路NOR1の出力はHighとなり、１
次元イメージセンサ１のMOSトランジスタゲートEGnはON
状態となり、第２の電荷蓄積部GAnによる電荷蓄積が開
始される。

高輝度時の場合は、モニター回路の出力AGCOSの降下
が激しく所定時間経過前に所定電圧の降下が生じて、T1
4信号がLowからHighに反転する。この信号がリアルタイ
ムでNOR回路NOR1に印加され、NOR回路の出力SH1はHigh
からLowに反転し、１次元イメージセンサのMOSトランジ
スタのゲートEGnをOFF状態にする。したがって、T14信
号の反転後即座に積分が完了する。一方、低輝度時には
所定時間内にT14信号の反転は生じず、マイクロコンピ
ュータ30の強制的シフトパルスのT18印加により、NOR回
路NOR1の出力SH1の反転が生じる。すなわち、この場合
は強制的シフトパルスT18の発生後即座に積分が完了す
る。

同時に、T14信号又はT18信号はANDゲートAN2、又はAN
1をそれぞれ反転し、ORゲートOR1の出力がHighとなっ
て、フリップフロップDF1、DF2のＱ出力が順次Highにな
る。フリップフロップDF2のＱ出力はシフトパルスSHで
あるから、これがHighになると第２電荷蓄積部GAnに蓄
積された電荷が対応するシフトレジスタCAnのセルへ転
送されることになり、この後φ1,φ２によって画像出力
が自動的に順次出力される。（第５図（ｂ）参照。）ところがマイクロコンピュータ30がなんらかの他の動
作を行っている場合、T14信号の反転による積分完了を
チェックしきれず、自動的にイメージセンサから順次出
力される画像出力の取り込みができない場合も生じ、こ
れを避けようとすればマイクロコンピュータ30のソフト
ウェアに大きな制約が加わる。

そこで第２の電荷蓄積部GAnに蓄積された電荷をマイ
クロコンピュータ30からのデータ要求があるまでそこに
保持し、マイクロコンピュータ30のデータ要求信号に従
い第２蓄積部GAnからCCDレジスタCAnに電荷転送を行な
うようにすることが考えられるが、第４図はこれを第２
図に示した回路に変更を加えて実現した構成を示す。

シフトパルスSH（T7）はマイクロコンピュータ30のT1
8端子がHighになったときのみ発生し、このため高輝度
時、T14信号の反転による積分完了で第２の電荷蓄積部G
Anに保持された電荷はT7端子にパルス入力が加わるまで
第２電荷蓄積部GAnに保持されつづける。なお、マイク
ロコンピュータ30はT14信号の反転を検出し、データ取
り込みの余裕が生じた後にT18端子をHighにする。

このようにすれば、高輝度時間においてCCDレジスタC
Anからの画像信号の出力開始時点を設定しうる。

次に第１図に示した第２電荷蓄積部GAnを有する１次
元イメージセンサ１を多点焦点検出システムへ応用した
例について述べる。

第６図に一眼レフ多点焦点検出システムの光学的構成
を示す。21はカメラの対物レンズ、22は主ミラー、23は
全反射サブミラー、24は視野マスク、25はコンデンサー
レンズ、26は全反射ミラー、27は一対の再結像レンズ、
28は自動焦点センサで構成されている。第７図に示すよ
うに視野マスク24は２行２列に配設された４つの透光部
24−１、24−２、24−３、24−４を有し、光像のゾーン
を４つに限定する。視野マスク24で４つのゾーンに限定
された光はコンデンサレンズ25を通り全反射ミラー26で
再結像レンズ27に向けられ、再結像レンズ27で24−１〜
24−４の４つの視野ゾーンに対して基準部と参照部に分
割される。そしてゾーンの基準部と参照部の光を自動焦
点センサ28上に基準部PAL1′、PAL2′、PAL3′、PAL
4′、参照部PAR1′、PAR2′、PAR3′、PAR4′とそれぞ
れの組み合わせで結像させ、それぞれのゾーンについて
像間隔を求めることで合焦検出を行うものである。ここ
で各ゾーンでそれぞれのゾーンに対して適正なレベルで
出力を得、合焦検出演算を行なうことが各ゾーンでの平
均輝度の差が大きな場合には必要となる。このためにこ
れを１つの１次元イメージセンサで実現しようとすれ
ば、各ゾーンごとにセンサの積分時間、センサ出力を増
幅する後段の増幅器のゲインを異なったもので制御し出
力を得る必要がある。そこでこれを実現するセンサを第
８図、その駆動回路を第９図に示す。

まず、AF1次元センサについて説明する。第８図にお
いてPALnは各ゾーン24−１〜24−４の基準部PALn′用の
光電変換画素列、PARnは各ゾーン24−１〜24−４の参照
部PARn′用の光電変換画素列、MPnは各ゾーンに対する
モニターフォトダイオード、FALi、FARi（ｉ＝１〜４）
は各ゾーン基準部、参照部それぞれの画素に対応したフ
ローティング・ゲートと電荷蓄積素子列、SH1〜SH4は各
ゾーンのそれぞれの第１のシフトゲート、GALiは第２の
電荷蓄積部、SHG1,SHG2は全画素にわたる第２のシフト
ゲート、RgはCCDレジスタでその一端にはOS出力段が設
けられている。各ゾーンのモニターフォトダイオードは
それぞれ異なる出力段につながり各ゾーンごとのモニタ
ーフォトダイオード出力AGCOS1〜AGCOS4として出力され
ている。さらに基準電圧発生部が設けられDOS端子よりO
S、AGCOSnの基準電圧として出力される。各光電変換画
素列PALi、PARiの出力段側に設けられた斜線部Ｑは暗出
力補正用画素でアルミマスクによって遮光された数画素
から成る。

上述の各構成要素は１枚の基板上に図示のような配列
で集積回路として構成される。光電変換画素列PALi、PA
Ri（ｉ＝１ないし４）はそれぞれ第１図に示した光電変
換画素を横列状に配列したものであり、他のゲートFAL
i、FARi電荷蓄積部GALi等も第１図における対応する構
成要素FAm,GAmと同様の構成を有する。

次に第９図の駆動回路の構成を動作とともにを説明す
る。この第９図の駆動回路では第13図に示した回路と基
本構成は同じであるが、アナログ信号処理回路20、輝度
検出回路40が変更されている。ICGにより基準電圧まで
充電されたモニター出力AGCOSnはそれぞれのゾーン24−
１〜24−４の平均輝度に比例して降下する。ここでモニ
ター出力が所定電圧I4・R4の降下を行なったゾーンから
Tn4（T14,T24,T34,T44のこと）端子出力が反転しHighに
なって、ICG（T17）の立ち下がりで反転していた信号SH
nがLowとなり、そのゾーンの積分が完了する（SHnは便
宜上、第１のシフトゲートSHnへ印加される信号をも表
すものとする）。したがってその後光電変換部PALi、PA
Riで発生した電荷が電荷蓄積素子列GALn、GARnへ流入す
ることはなく、電荷蓄積素子列GALn,GARnは積分終了時
の電荷を保つ。全ゾーンについて所定時間以前に積分が
完了した場合にはTn4信号がすべてHighとなりANDゲート
AN10の出力T20をHighに反転させ、これにより全ゾーン
の積分完了をマイクロコンピュータ30に知らせる。この
時全ての電荷蓄積部GALn、GARnにはそれぞれのゾーンの
画像情報として適正な電荷が蓄積されている。マイクロ
コンピュータ30はこのT20信号の検知によりT18信号をHi
ghとすることで直列接続された２つのＤフリップフロッ
プを基準クロックにより順次セットし、これにより転送
クロックの位相調製を行いφ₁信号をHighにセットし、
次いで第２のSHゲートSHG1,SHG2をONにして電荷蓄積部G
AL1、GAL2、GAR1、GAR2の全画素の電荷をCCDレジスタRg
に並列に転送させる。以後画素出力は転送クロックφ₂
に従いOS端子から順次出力される。一方、積分開始から
所定時間経過時点で、なおもT20信号の検知がなされな
い場合には、マイクロコンピュータ30は強制的にT18信
号をHighとすることで、積分未定ゾーンに対応するSHn
をNORゲート4nを介してLowとして強制的に積分完了させ
る。なお、T18信号がHighとなることで、直列接続され
た２つのＤフリップフロップを基準クロックにより順次
セットされ、これにより転送クロックの位相調整が行な
われ、次いで、電荷蓄積部GAL1,GAL2,GAR1,GAR2の全画
素の電荷がCCDレジスタRgに並列転送されることは先の
場合と同じである。

また第１のSHゲートSHnがONからOFFに反転した時点で
NORゲートNOR41の出力SH1のLowへの反転信号によりモニ
ター出力レベルをフリップフロップDF3〜５で記憶して
各ゾーンのゲインをメモリする。このゲインが生かされ
るのは所定時間経過後もSHn信号の反転が生じない暗い
検出ゾーンに対してなされる。

AFマイクロコンピュータ30はSHパルス発生後アナログ
ディジタル変換器（以下ADC）からの完了信号を受け取
ることで、出力されるデータがど位置の画素であるかの
判断を行い各ブロックの先頭画素をむかえるとゾーン信
号をアナログ処理回路20に出力しマルチプレクサMXを切
換え、各ゾーンごとメモリされたアンプのゲインを回路
26のAGCアンプに供給する。また各ブロックごとに先頭
の数画素の暗出力補正用画素Ｑの出力を、サンプル指定
パルスT15を出力することで回路24でサンプルホールド
を行いそれ以後出力される光出力を有する出力との差を
取ることで、それらの出力の光出力のみを抽出し、各画
素の像情報とし、ADCでディジタル化してAFマイクロコ
ンピュータ30内に入力する。各ブロックの出力を入力し
終えた時点でT16端子よりサンプルリセット信号を出力
し次に出力されるブロックの暗出力補正用画素Ｑの出力
のサンプルホールドにそなえる。

こうして各ブロック24−１〜24−４でそれぞれのブロ
ックの平均輝度により定まる適正な積分時間で電荷を蓄
積する一方で、さらに、それぞれのブロックの平均輝度
に基づいたゲイン制御を行うことによって、どのブロッ
クについてもそれの平均輝度とは無関係に適正レベルの
画像信号を得ることができる。

［発明の効果］以上詳述したようにこの発明によれば、複数画素の光
電変換素子である画像信号用受光部の出力電荷を積分す
る第１の蓄積部と、この蓄積電荷を受けて蓄積部第２の
蓄積部とモニタ用受光部の出力電荷を蓄積するモニタ用
蓄積部とを備え、モニタ用蓄積部の出力が所定値になっ
た時点で第１の蓄積部での積分を完了して、電荷を第１
の転送ゲートによって第２の蓄積部へ転送して、第２の
蓄積部で貯蓄してから第２の転送ゲートによってCCDシ
フトレジスタの転送クロックに同期して後段のシフトレ
ジスタへ出力するようにしたので、積分完了となる転送
ゲートの制御及び第１の蓄積部での積分時間は後段のシ
フトレジスタへの電荷転送用のクロック同期をとる必要
がないので、積分完了の時間の遅れが生じることがなく
なる。すなわち、第１の蓄積部から第２の蓄積部への電
荷転送は、CCDシフトレジスタの転送クロックとの同期
をとる必要がなくなり、モニター出力により正確な蓄積
時間を達成することができる。従って、高輝度の測定対
象についても電荷の積分が過剰となることがなく、正確
な画像情報を得ることができる。

【図面の簡単な説明】

第１図はこの発明のCCD1次元イメージセンサの一実施例
を示すブロック図、第２図ないし第４図は第１図の実施
例に用いられるゲート回路の詳細な回路図、第５図
（ａ）と（ｂ）は第１図の回路の要部の動作を示すタイ
ムチャート、第６図は第１図の実施例の応用例に用いら
れる光学系を示す系統図、第７図は第６図の要部の斜視
図、第８図は第６図の応用例に用いられるイメージセン
サの集積回路の構成を示す正面図、第９図は第６図の応
用例に用いられる回路を示す回路図、第10図は従来のイ
メージセンサの一例を示すブロック図、第11図は第10図
のイメージセンサの要部の波形図、第12図と第13図は第
10図の回路のゲート回路を示す回路図である。

フロントページの続き (72)発明者浜田正隆大阪府大阪市東区安土町２丁目30番地大阪国際ビルミノルタカメラ株式会社内 (72)発明者糊田寿夫大阪府大阪市東区安土町２丁目30番地大阪国際ビルミノルタカメラ株式会社内 (56)参考文献特開昭60−101516（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数画素で構成された画像信号用受光部
と、画像信号用受光部からの電荷を蓄積する第１の蓄積部
と、第１の蓄積部からの電荷が並列に転送される第２の蓄積
部と、第２の蓄積部からの電荷が並列に転送され、転送クロッ
クにより各画素に対応した電荷を直列に出力するCCDシ
フトレジスタと、画像信号用受光部近傍に設けられたモニター用受光部
と、モニター用受光部の出力電荷を蓄積するモニター用蓄積
部と、モニター用蓄積部の出力が所定値に達すると第１の蓄積
部の電荷を第２の蓄積部に転送する第１の転送ゲート
と、前記CCDシフトレジスタの転送クロックに同期して第２
の蓄積部からの電荷を並列にCCDシフトレジスタに転送
する第２の転送ゲートとを備えたことを特徴とするCCD1
次元イメージセンサ。