JPH0834410B2 - スイツチドキヤパシタ回路 - Google Patents
スイツチドキヤパシタ回路Info
- Publication number
- JPH0834410B2 JPH0834410B2 JP59146839A JP14683984A JPH0834410B2 JP H0834410 B2 JPH0834410 B2 JP H0834410B2 JP 59146839 A JP59146839 A JP 59146839A JP 14683984 A JP14683984 A JP 14683984A JP H0834410 B2 JPH0834410 B2 JP H0834410B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- mos transistor
- turned
- clock signal
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Filters That Use Time-Delay Elements (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、スイツチドキヤパシタ回路、更に詳しく言
えばコンデンサとアナログスイツチで構成され、各コン
デンサに蓄積した電荷を充放電させることにより信号の
演算を行なうスイツチドキヤパシタ回路の高精度化に関
するものである。
えばコンデンサとアナログスイツチで構成され、各コン
デンサに蓄積した電荷を充放電させることにより信号の
演算を行なうスイツチドキヤパシタ回路の高精度化に関
するものである。
はじめに、本発明の背景を明らかにするために、同相
のクロツクで動作する複数のアナログスイツチを２つの
群に分け、微小な位相差を設けた２本のクロツクを用い
て駆動することにより高精度化を画つた例について説明
する。
のクロツクで動作する複数のアナログスイツチを２つの
群に分け、微小な位相差を設けた２本のクロツクを用い
て駆動することにより高精度化を画つた例について説明
する。
例えば、本発明者等はスイツチドキヤパシタ回路の高
精度化のためスイツチドキヤパシタ回路を高速に動作さ
せる場合に精度を低下させる要因となつたクロツクの信
号線への漏れ込み（これをクロツクフイードスルーと称
する。）を、微小な位相差をもつ２本のクロツクで駆動
することにより除去した発明をした（特願昭58-89123
号）。
精度化のためスイツチドキヤパシタ回路を高速に動作さ
せる場合に精度を低下させる要因となつたクロツクの信
号線への漏れ込み（これをクロツクフイードスルーと称
する。）を、微小な位相差をもつ２本のクロツクで駆動
することにより除去した発明をした（特願昭58-89123
号）。
しかしながら、上記発明を用いると、新たなもう一本
のクロツク信号線と、これをドライブするための駆動回
路が必要になり、集積回路ではチツプ面積が増加すると
いう欠点があつた。
のクロツク信号線と、これをドライブするための駆動回
路が必要になり、集積回路ではチツプ面積が増加すると
いう欠点があつた。
本発明の目的は、このようなクロツク信号線や駆動回
路を追加せずに、同等の効果が得られるスイツチドキヤ
パシタ回路を提供することにある。
路を追加せずに、同等の効果が得られるスイツチドキヤ
パシタ回路を提供することにある。
上記目的を達成するため、本発明によるスイツチドキ
ャパシタ回路は、 コンデンサ（５）と、入力電圧（Vi）を上記コンデン
サの一端に選択的に伝達する第１のMOSトランジスタ
（１）と、一定電圧（VG）を上記コンデンサの他端に選
択的に伝達する第２のMOSトランジスタ（２）と、一定
電圧（VG）を上記コンデンサの上記一端に選択的に伝達
する第３のMOSトランジスタ（４）と、上記コンデンサ
の上記他端に接続された第４のMOSトランジスタ（３）
とを有し、 上記第１及び第２のMOSトランジスタのゲート電極に
は同一の第１のクロック信号（φ１）が印加され、上記
第３及び第４のMOSトランジスタのゲート電極には上記
第１のクロック信号と異なったクロック信号（φ２）が
印加され、 上記第３及び第４のMOSトランジスタがオフ状態の間
に上記第１及び第２のMOSトランジスタがオン状態とな
り、上記コンデンサに上記入力電圧に対応した電荷が充
電され、 上記第１及び第２のMOSトランジスタがオフ状態の間
に上記第３及び第４のMOSトランジスタがオン状態とな
り上記コンデンサに充電された電荷が放電され、 上記第１及び第２のMOSトランジスタがオフ状態に変
わる際には、上記第２のMOSトランジスタがオフ状態と
なった後に上記第１のMOSトランジスタがオフ状態とな
るように、上記第１及び第２のMOSトランジスタのしき
い値電圧が設定されて構成される。
ャパシタ回路は、 コンデンサ（５）と、入力電圧（Vi）を上記コンデン
サの一端に選択的に伝達する第１のMOSトランジスタ
（１）と、一定電圧（VG）を上記コンデンサの他端に選
択的に伝達する第２のMOSトランジスタ（２）と、一定
電圧（VG）を上記コンデンサの上記一端に選択的に伝達
する第３のMOSトランジスタ（４）と、上記コンデンサ
の上記他端に接続された第４のMOSトランジスタ（３）
とを有し、 上記第１及び第２のMOSトランジスタのゲート電極に
は同一の第１のクロック信号（φ１）が印加され、上記
第３及び第４のMOSトランジスタのゲート電極には上記
第１のクロック信号と異なったクロック信号（φ２）が
印加され、 上記第３及び第４のMOSトランジスタがオフ状態の間
に上記第１及び第２のMOSトランジスタがオン状態とな
り、上記コンデンサに上記入力電圧に対応した電荷が充
電され、 上記第１及び第２のMOSトランジスタがオフ状態の間
に上記第３及び第４のMOSトランジスタがオン状態とな
り上記コンデンサに充電された電荷が放電され、 上記第１及び第２のMOSトランジスタがオフ状態に変
わる際には、上記第２のMOSトランジスタがオフ状態と
なった後に上記第１のMOSトランジスタがオフ状態とな
るように、上記第１及び第２のMOSトランジスタのしき
い値電圧が設定されて構成される。
このような構成により、上述した特願昭58-89123号
（特開昭59-215112）にも記載されているとおり、固定
電位（VG）に接続された第２のMOSトランジスタ（２）
を先にオフし、その後に変動する電位（入力信号Vi）に
接続された第１のMOSトランジスタ（１）をオフするこ
とにより、コンデンサ（５）に信号入力（Vi）に基づく
変動電位成分を含むクロックフィールドスルー電荷が充
電されないように構成することができるものである。す
なわち、コンデンサ（５）の一端が第２のMOSトランジ
スタ（２）により固定電位（VG）から切り離されると、
コンデンサ（５）の一方の電極に蓄積された電荷は、そ
の時点で一定に保持される。この電荷は第２のMOSトラ
ンジスタのオフ時に生ずるクロックフィールドスルー電
荷は含まれているが、その後の第１のMOSトランジスタ
（１）のオフ動作によるクロックフィールドスルーが更
に加算されることはない。第１のMOSトランジスタによ
るフィールドスルーは入力信号の電圧により変動するも
のであるため、上述の構成によれば、変動電位成分を含
む第１のMOSトランジスタによるフィールドスルー電荷
の影響を除去することができ、利得誤差が減少され、ス
イッチドキャパシタ回路の演算精度を向上させることが
できる。
（特開昭59-215112）にも記載されているとおり、固定
電位（VG）に接続された第２のMOSトランジスタ（２）
を先にオフし、その後に変動する電位（入力信号Vi）に
接続された第１のMOSトランジスタ（１）をオフするこ
とにより、コンデンサ（５）に信号入力（Vi）に基づく
変動電位成分を含むクロックフィールドスルー電荷が充
電されないように構成することができるものである。す
なわち、コンデンサ（５）の一端が第２のMOSトランジ
スタ（２）により固定電位（VG）から切り離されると、
コンデンサ（５）の一方の電極に蓄積された電荷は、そ
の時点で一定に保持される。この電荷は第２のMOSトラ
ンジスタのオフ時に生ずるクロックフィールドスルー電
荷は含まれているが、その後の第１のMOSトランジスタ
（１）のオフ動作によるクロックフィールドスルーが更
に加算されることはない。第１のMOSトランジスタによ
るフィールドスルーは入力信号の電圧により変動するも
のであるため、上述の構成によれば、変動電位成分を含
む第１のMOSトランジスタによるフィールドスルー電荷
の影響を除去することができ、利得誤差が減少され、ス
イッチドキャパシタ回路の演算精度を向上させることが
できる。
また、上述の構成によれば、第１及び第２のMOSトラ
ンジスタのオフ動作に位相差を設ける手段として、しき
い値電圧を利用しているため、新たなクロック信号線や
それをドライブするための駆動回路を用いることなく、
集積回路のチップ面積の増大を抑制しつつ演算精度の向
上を図れるものである。
ンジスタのオフ動作に位相差を設ける手段として、しき
い値電圧を利用しているため、新たなクロック信号線や
それをドライブするための駆動回路を用いることなく、
集積回路のチップ面積の増大を抑制しつつ演算精度の向
上を図れるものである。
以下、本発明の一実施例を第１図および第２図を用い
て説明する。
て説明する。
第１図において、１〜４は、NMOSのアナログスイツ
チ、５は、コンデンサであり、φ１＝Ｈ（VDD）でコン
デンサ５の両端には、入力電圧ViとグランドレベルVgの
電圧が印加される。NMOSトランジスタ1,2のしきい値電
圧をそれぞれVth1,Vth2とすると、Vth2＞Vth1となるよ
うに設定してある。
チ、５は、コンデンサであり、φ１＝Ｈ（VDD）でコン
デンサ５の両端には、入力電圧ViとグランドレベルVgの
電圧が印加される。NMOSトランジスタ1,2のしきい値電
圧をそれぞれVth1,Vth2とすると、Vth2＞Vth1となるよ
うに設定してある。
φ１＝Ｈ→Ｌ（VSS）へのトランジエントで、φ１がV
i＋Vth1に達したとき、NMOSトランジスタ１がオフにな
る。一方、φ１がVg＋Vth2の電圧に達したとき、NMOSト
ランジスタ２がオフになる。いま、入力電圧Viが Vi＋Vth1＜Vg＋Vth2 ……（１） を満足するとき、NMOSスイツチ１は、NMOSスイツチ２よ
り時間ΔＴだけ先にオフになることがわかる。実際に
は、入力電圧Viはある範囲内で変化するので、Viの最高
値Vimaxについても（１）式を満足するようしきい値電
圧等を設定しなければならない。
i＋Vth1に達したとき、NMOSトランジスタ１がオフにな
る。一方、φ１がVg＋Vth2の電圧に達したとき、NMOSト
ランジスタ２がオフになる。いま、入力電圧Viが Vi＋Vth1＜Vg＋Vth2 ……（１） を満足するとき、NMOSスイツチ１は、NMOSスイツチ２よ
り時間ΔＴだけ先にオフになることがわかる。実際に
は、入力電圧Viはある範囲内で変化するので、Viの最高
値Vimaxについても（１）式を満足するようしきい値電
圧等を設定しなければならない。
逆に、φ１＝Ｌ→Ｈのトランジエントでは、NMOSトラ
ンジスタ１は、トランジスタ２より時間ΔＴだけ早くオ
ンになる。
ンジスタ１は、トランジスタ２より時間ΔＴだけ早くオ
ンになる。
以上のように、クロツク信号線を共有しても、MOSト
ランジスタのしきい値電圧を適当に設定することによ
り、実効的なオン，オフのタイミングに時間差を設ける
ことができる。
ランジスタのしきい値電圧を適当に設定することによ
り、実効的なオン，オフのタイミングに時間差を設ける
ことができる。
これまでの説明では、アナログスイツチにNMOSトラン
ジスタを用いたが、PMOSあるいはCMOSトランジスタでも
同様の動作を行なわせることができる。
ジスタを用いたが、PMOSあるいはCMOSトランジスタでも
同様の動作を行なわせることができる。
またしきい値電圧に差を設ける方法として、 （１）MOSトランジスタの基板効果 （２）酸化膜厚の制御 （３）チヤネルの不純物濃度の制御 （４）MOSトランジスタの短チヤネル効果 等を利用することができる。ここで（１）および（４）
はLSI化時に新たなマスクの追加が不要となり、（４）
については、配線の追加なしに実現できるので実用性が
高い。
はLSI化時に新たなマスクの追加が不要となり、（４）
については、配線の追加なしに実現できるので実用性が
高い。
以上の説明で明らかなように、本発明によればスイツ
チドキヤパシタ回路において、同一のクロツク信号線に
接続するMOSトランジスタのしきい値電圧を変えること
により、新たなクロツクの配線を追加せずに、アナログ
スイツチ間で微小な時間差を設けることができる。その
結果、回路規模を増やすことなく、スイツチドキヤパシ
タ回路の演算精度を向上させることが可能になる。
チドキヤパシタ回路において、同一のクロツク信号線に
接続するMOSトランジスタのしきい値電圧を変えること
により、新たなクロツクの配線を追加せずに、アナログ
スイツチ間で微小な時間差を設けることができる。その
結果、回路規模を増やすことなく、スイツチドキヤパシ
タ回路の演算精度を向上させることが可能になる。
第１図は、本発明の実施例を示す回路図、第２図は、そ
の動作を説明するためのタイムチヤートである。 １〜４……NMOSトランジスタ、５……コンデンサ。
の動作を説明するためのタイムチヤートである。 １〜４……NMOSトランジスタ、５……コンデンサ。
Claims (1)
- 【請求項１】コンデンサと、 入力電圧を上記コンデンサの一端に選択的に伝達する第
１のMOSトランジスタと、 一定電圧を上記コンデンサの他端に選択的に伝達する第
２のMOSトランジスタと、 一定電圧を上記コンデンサの上記一端に選択的に伝達す
る第３のMOSトランジスタと、 上記コンデンサの上記他端に接続された第４のMOSトラ
ンジスタとを有し、 上記第１及び第２のMOSトランジスタのゲート電極には
同一の第１のクロック信号が印加され、 上記第３及び第４のMOSトランジスタのゲート電極には
上記第１のクロック信号と異なったクロック信号が印加
され、 上記第３及び第４のMOSトランジスタがオフ状態の間に
上記第３及び第４のMOSトランジスタがオン状態とな
り、上記コンデンサに上記入力電圧に対応した電荷が充
電されるよう構成され、 上記第１及び第２のMOSトランジスタがオフ状態の間に
上記第１及び第２のMOSトランジスタがオン状態となり
上記コンデンサに充電された電荷が放電されるよう構成
され、 上記第１及び第２のMOSトランジスタがオフ状態に変わ
る際には、上記第２のMOSトランジスタがオフ状態とな
った後に上記第１のMOSトランジスタがオフ状態となる
ように、上記第１及び第２のMOSトランジスタのしきい
値電圧が設定されてなることを特徴とするスイッチドキ
ャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59146839A JPH0834410B2 (ja) | 1984-07-17 | 1984-07-17 | スイツチドキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59146839A JPH0834410B2 (ja) | 1984-07-17 | 1984-07-17 | スイツチドキヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6126323A JPS6126323A (ja) | 1986-02-05 |
| JPH0834410B2 true JPH0834410B2 (ja) | 1996-03-29 |
Family
ID=15416693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59146839A Expired - Lifetime JPH0834410B2 (ja) | 1984-07-17 | 1984-07-17 | スイツチドキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834410B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7972589B2 (en) * | 2004-05-17 | 2011-07-05 | Akzo Nobel N.V. | Hair fixative film |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539931B2 (ja) * | 1974-04-30 | 1978-04-10 | ||
| JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
| CH625373A5 (ja) * | 1978-12-18 | 1981-09-15 | Centre Electron Horloger | |
| JPS5632819A (en) * | 1979-08-27 | 1981-04-02 | Nec Corp | Sampled value filter |
-
1984
- 1984-07-17 JP JP59146839A patent/JPH0834410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6126323A (ja) | 1986-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |