JPH08335879A - Ｄ／ａコンバータのバイポーラ出力のゲイン調整回路 - Google Patents
Ｄ／ａコンバータのバイポーラ出力のゲイン調整回路Info
- Publication number
- JPH08335879A JPH08335879A JP7166876A JP16687695A JPH08335879A JP H08335879 A JPH08335879 A JP H08335879A JP 7166876 A JP7166876 A JP 7166876A JP 16687695 A JP16687695 A JP 16687695A JP H08335879 A JPH08335879 A JP H08335879A
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Abstract
(57)【要約】
【目的】 本発明は、ユニポーラ（単極性）Ｄ／Ａコン
バータを使用して、バイポーラ（双極性）出力を得る回
路において、レベルシフタを使用しないでアナログマル
チプレクサによりバイポーラ出力を得られるようにし
て、オフセットの移動が発生しないＤ／Ａコンバータの
バイポーラ出力のゲイン調整回路にすることを目的とす
る。 【構成】 本発明では電圧設定レジスタ３の最上位ビッ
トを極性選択信号として利用し、最上位ビットを除くデ
ータをＤ／Ａコンバータ４の入力データとしてアナログ
電流変換する。その電流出力をＩ／Ｖ変換回路７によ
り、電圧に変換し、その出力電圧と、その反転した極性
の電圧とをアナログマルチプレクサ９の正と負のバイポ
ーラ入力電圧として、前記電圧設定レジスタ３の最上位
ビットで出力の極性を選択する構成手段。
バータを使用して、バイポーラ（双極性）出力を得る回
路において、レベルシフタを使用しないでアナログマル
チプレクサによりバイポーラ出力を得られるようにし
て、オフセットの移動が発生しないＤ／Ａコンバータの
バイポーラ出力のゲイン調整回路にすることを目的とす
る。 【構成】 本発明では電圧設定レジスタ３の最上位ビッ
トを極性選択信号として利用し、最上位ビットを除くデ
ータをＤ／Ａコンバータ４の入力データとしてアナログ
電流変換する。その電流出力をＩ／Ｖ変換回路７によ
り、電圧に変換し、その出力電圧と、その反転した極性
の電圧とをアナログマルチプレクサ９の正と負のバイポ
ーラ入力電圧として、前記電圧設定レジスタ３の最上位
ビットで出力の極性を選択する構成手段。
Description
【０００１】
【産業上の利用分野】本発明は、ユニポーラ（単極性）
Ｄ／Ａコンバータの出力を入力信号として、バイポーラ
（双極性）出力させる回路において、該出力に接続され
る増幅回路等により最終出力に発生するオフセット及び
ゲイン誤差を含めてプログラマブルに調整する場合に適
した、Ｄ／Ａコンバータのバイポーラ出力のゲイン調整
回路に関する。
Ｄ／Ａコンバータの出力を入力信号として、バイポーラ
（双極性）出力させる回路において、該出力に接続され
る増幅回路等により最終出力に発生するオフセット及び
ゲイン誤差を含めてプログラマブルに調整する場合に適
した、Ｄ／Ａコンバータのバイポーラ出力のゲイン調整
回路に関する。
【０００２】
【従来の技術】従来、ユニポーラ（単極性）Ｄ／Ａコン
バータを使用して、バイポーラ（双極性）出力を得るに
は、ユニポーラ（単極性）Ｄ／Ａコンバータのデジタル
入力の中間値に対して、出力電圧が０Ｖとなるようにレ
ベルをシフトさせて、バイポーラ（双極性）出力を実現
する回路が一般的に使用されている。従来技術のユニポ
ーラＤ／Ａコンバータを使用してバイポーラ出力をプロ
グラマブルに設定する回路を図６〜図８を参照して説明
する。従来回路の構成は、図６に示すように、ゲインレ
ジスタ１と、そのデジタルデータをアナログ電圧に変換
するＤ／Ａコンバータ２と、電圧設定レジスタ３と、そ
のデジタルデータをアナログ電流に変換するＤ／Ａコン
バータ４と、オフセットレジスタ５と、そのデジタルデ
ータをアナログ電圧に変換するＤ／Ａコンバータ６と、
ユニポーラ（単極性）出力するＤ／Ａコンバータ４のア
ナログ電流をアナログ電圧に変換するＩ／Ｖ変換回路７
と、そのアナログ電圧を２倍に増幅し、その２倍に増幅
された電圧値の中心値を０Ｖにレベルシフトするレベル
シフタ１２と、そのレベルシフトされた出力電圧とオフ
セットレジスタ５で設定されたデータをＤ／Ａコンバー
タ６で出力されるオフセット電圧とを加算して電圧出力
する加算回路１０とで構成される。
バータを使用して、バイポーラ（双極性）出力を得るに
は、ユニポーラ（単極性）Ｄ／Ａコンバータのデジタル
入力の中間値に対して、出力電圧が０Ｖとなるようにレ
ベルをシフトさせて、バイポーラ（双極性）出力を実現
する回路が一般的に使用されている。従来技術のユニポ
ーラＤ／Ａコンバータを使用してバイポーラ出力をプロ
グラマブルに設定する回路を図６〜図８を参照して説明
する。従来回路の構成は、図６に示すように、ゲインレ
ジスタ１と、そのデジタルデータをアナログ電圧に変換
するＤ／Ａコンバータ２と、電圧設定レジスタ３と、そ
のデジタルデータをアナログ電流に変換するＤ／Ａコン
バータ４と、オフセットレジスタ５と、そのデジタルデ
ータをアナログ電圧に変換するＤ／Ａコンバータ６と、
ユニポーラ（単極性）出力するＤ／Ａコンバータ４のア
ナログ電流をアナログ電圧に変換するＩ／Ｖ変換回路７
と、そのアナログ電圧を２倍に増幅し、その２倍に増幅
された電圧値の中心値を０Ｖにレベルシフトするレベル
シフタ１２と、そのレベルシフトされた出力電圧とオフ
セットレジスタ５で設定されたデータをＤ／Ａコンバー
タ６で出力されるオフセット電圧とを加算して電圧出力
する加算回路１０とで構成される。
【０００３】ゲインレジスタ１は、情報を一時的に記憶
する回路で、ゲインを調整するときにバイナリ（２進
数）データをプログラマブルに変化させることが出来
る。電圧設定レジスタ３は情報を一時的に記憶する回路
で、ｎビットの記憶容量をもち、バイナリでプログラマ
ブルに設定される。Ｄ／Ａコンバータ４はアナログ電流
出力の基準となる電圧基準の端子ＶＲＥＦを有し、ＶＲ
ＥＦの電圧を変えることによりＤ／Ａコンバータの入力
のデジタルデータに対して出力の電圧を変えてゲインの
調整ができる。オフセットレジスタ５は、情報を一時的
に記憶する回路で、オフセットを調整するときに、バイ
ナリ（２進数）データをプログラマブルに変化させるこ
とが出来る。加算回路１０はレベルシフタ１２からの出
力電圧に、Ｄ／Ａコンバータ６の出力電圧を加算して電
圧出力とする。
する回路で、ゲインを調整するときにバイナリ（２進
数）データをプログラマブルに変化させることが出来
る。電圧設定レジスタ３は情報を一時的に記憶する回路
で、ｎビットの記憶容量をもち、バイナリでプログラマ
ブルに設定される。Ｄ／Ａコンバータ４はアナログ電流
出力の基準となる電圧基準の端子ＶＲＥＦを有し、ＶＲ
ＥＦの電圧を変えることによりＤ／Ａコンバータの入力
のデジタルデータに対して出力の電圧を変えてゲインの
調整ができる。オフセットレジスタ５は、情報を一時的
に記憶する回路で、オフセットを調整するときに、バイ
ナリ（２進数）データをプログラマブルに変化させるこ
とが出来る。加算回路１０はレベルシフタ１２からの出
力電圧に、Ｄ／Ａコンバータ６の出力電圧を加算して電
圧出力とする。
【０００４】図８に、ｎビットの設定電圧（バイナリ）
に対する理想の出力電圧の関係を示す。ＭＳＢは最上位
ビットを表し、ＬＳＢは最下位ビットを表す。ここでＤ
／Ａコンバータ４はｎビットのデジタル入力をアナログ
電流に変換する。最小の設定電圧は電圧設定レジスタ３
のｎビットがオール０（０００・・・０）のときで、出
力電圧が０Ｖとなる電圧設定は、ｎビットの最上位ビッ
トが１で他は０（１００・・・０）のときで、最大の電
圧設定はｎビットがオール１（１１１・・・１）で設定
される。
に対する理想の出力電圧の関係を示す。ＭＳＢは最上位
ビットを表し、ＬＳＢは最下位ビットを表す。ここでＤ
／Ａコンバータ４はｎビットのデジタル入力をアナログ
電流に変換する。最小の設定電圧は電圧設定レジスタ３
のｎビットがオール０（０００・・・０）のときで、出
力電圧が０Ｖとなる電圧設定は、ｎビットの最上位ビッ
トが１で他は０（１００・・・０）のときで、最大の電
圧設定はｎビットがオール１（１１１・・・１）で設定
される。
【０００５】オフセット電圧は、電圧設定レジスタ３の
ｎビットデータが中間値（１００・・・０）のとき、電
圧出力に接続された増幅回路等により発生する出力電圧
と理想電圧との誤差電圧である。ゲイン誤差は、オフセ
ット調整したあとで、電圧設定レジスタ３のｎビットが
オール１（１１１・・・１）に設定したとき、電圧出力
に接続された増幅回路等の出力電圧と理想電圧値との差
で、Ｄ／Ａコンバータ４の基準電圧端子ＶＲＥＦの電圧
をゲインレジスタ１のバイナリデータにより変化させる
ことで調整ができる。図７を参照して、従来回路でゲイ
ン調整をおこなうときの方法を説明する。図７の（ａ）
に、オフセット電圧とゲイン調整前の、電圧出力に接続
された増幅回路等により発生するオフセットとゲイン誤
差を含む設定電圧に対する出力電圧のグラフを示す。次
に図７の（ｂ）に示すように、電圧設定レジスタ３のｎ
ビットを中間値（１００・・・０）に設定したときに、
電圧出力に接続された増幅回路等の出力電圧が０Ｖの電
圧となるように、オフセットレジスタ５のデータを変化
させてオフセットを調節する。その後、ゲインの調節は
図７の（ｃ）に示すように電圧設定レジスタ３のｎビッ
トがオール１（１１１・・・１）のときに、電圧出力に
接続された増幅回路等の出力電圧が規定の電圧となるよ
うにゲインレジスタ１のデータを変化させておこなう。
このとき電圧出力は、電圧設定レジスタ３に最小の設定
電圧であるオール０（０・・・０）を設定した時の電圧
出力を基準に変化する為、オフセットがずれてしまう。
又、レベルシフタ１２の基準点が変化する事によって
も、オフセットがずれてしまう。そのため再度オフセッ
ト調整とゲイン調整を繰り返して行う必要がある。
ｎビットデータが中間値（１００・・・０）のとき、電
圧出力に接続された増幅回路等により発生する出力電圧
と理想電圧との誤差電圧である。ゲイン誤差は、オフセ
ット調整したあとで、電圧設定レジスタ３のｎビットが
オール１（１１１・・・１）に設定したとき、電圧出力
に接続された増幅回路等の出力電圧と理想電圧値との差
で、Ｄ／Ａコンバータ４の基準電圧端子ＶＲＥＦの電圧
をゲインレジスタ１のバイナリデータにより変化させる
ことで調整ができる。図７を参照して、従来回路でゲイ
ン調整をおこなうときの方法を説明する。図７の（ａ）
に、オフセット電圧とゲイン調整前の、電圧出力に接続
された増幅回路等により発生するオフセットとゲイン誤
差を含む設定電圧に対する出力電圧のグラフを示す。次
に図７の（ｂ）に示すように、電圧設定レジスタ３のｎ
ビットを中間値（１００・・・０）に設定したときに、
電圧出力に接続された増幅回路等の出力電圧が０Ｖの電
圧となるように、オフセットレジスタ５のデータを変化
させてオフセットを調節する。その後、ゲインの調節は
図７の（ｃ）に示すように電圧設定レジスタ３のｎビッ
トがオール１（１１１・・・１）のときに、電圧出力に
接続された増幅回路等の出力電圧が規定の電圧となるよ
うにゲインレジスタ１のデータを変化させておこなう。
このとき電圧出力は、電圧設定レジスタ３に最小の設定
電圧であるオール０（０・・・０）を設定した時の電圧
出力を基準に変化する為、オフセットがずれてしまう。
又、レベルシフタ１２の基準点が変化する事によって
も、オフセットがずれてしまう。そのため再度オフセッ
ト調整とゲイン調整を繰り返して行う必要がある。
【０００６】
【発明が解決しようとする課題】上記説明のように、ユ
ニポーラ（単極性）出力するＤ／Ａコンバータを使用し
てバイポーラ（双極性）出力を得る回路は、ゲイン調整
時の変化の基準点が、最小電圧設定時の電圧出力にある
事と、ゲイン調整時にレベルシフタの基準点が変化して
しまう事により、ゲインを調節するとオフセットがずれ
てしまうので、オフセットとゲインの調節を繰り返し行
わなければ、オフセットとゲインを正確に合わせられな
いという問題があった。そこで、本発明が解決しようと
する課題は、ユニポーラ（単極性）出力するＤ／Ａコン
バータの出力レベルをシフトしないでバイポーラ出力が
得られるようにして、ゲイン調整によるオフセットの移
動が発生しないＤ／Ａコンバータのバイポーラ出力のゲ
イン調整回路にすることを目的とする。
ニポーラ（単極性）出力するＤ／Ａコンバータを使用し
てバイポーラ（双極性）出力を得る回路は、ゲイン調整
時の変化の基準点が、最小電圧設定時の電圧出力にある
事と、ゲイン調整時にレベルシフタの基準点が変化して
しまう事により、ゲインを調節するとオフセットがずれ
てしまうので、オフセットとゲインの調節を繰り返し行
わなければ、オフセットとゲインを正確に合わせられな
いという問題があった。そこで、本発明が解決しようと
する課題は、ユニポーラ（単極性）出力するＤ／Ａコン
バータの出力レベルをシフトしないでバイポーラ出力が
得られるようにして、ゲイン調整によるオフセットの移
動が発生しないＤ／Ａコンバータのバイポーラ出力のゲ
イン調整回路にすることを目的とする。
【０００７】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、電圧設定レジスタ３のｎビット
のなかでＭＳＢを除いたデータを受けて、ＤＡ変換する
Ｄ／Ａコンバータ４と、Ｄ／Ａコンバータ４からの電流
信号を電圧信号に変換するＩ／Ｖ変換回路７を設け、Ｉ
／Ｖ変換回路７からの信号を、１倍で反転増幅する反転
増幅回路８を設け、デジタルデータの最上位ビットによ
りＩ／Ｖ変換回路７の出力か、反転増幅回路８の出力を
選択出力するアナログマルチプレクサ９を設ける構成手
段にする。これにより、ユニポーラ単極性出力のＤ／Ａ
コンバータを使用してバイポーラ双極性出力を得る回路
を実現する。
に、本発明の構成では、電圧設定レジスタ３のｎビット
のなかでＭＳＢを除いたデータを受けて、ＤＡ変換する
Ｄ／Ａコンバータ４と、Ｄ／Ａコンバータ４からの電流
信号を電圧信号に変換するＩ／Ｖ変換回路７を設け、Ｉ
／Ｖ変換回路７からの信号を、１倍で反転増幅する反転
増幅回路８を設け、デジタルデータの最上位ビットによ
りＩ／Ｖ変換回路７の出力か、反転増幅回路８の出力を
選択出力するアナログマルチプレクサ９を設ける構成手
段にする。これにより、ユニポーラ単極性出力のＤ／Ａ
コンバータを使用してバイポーラ双極性出力を得る回路
を実現する。
【０００８】また、上記構成に加えて、電圧設定レジス
タ３のデジタルデータのＭＳＢをインバータ１４で反転
し、これをｎ−１個の排他的論理和ゲート１３の一端に
与え、デジタルデータのｎ−１ビットを前記排他的論理
和ゲート１３の各端に与えて、ＭＳＢによりデータを反
転／非反転してＤ／Ａコンバータ４に与えるｎ−１個の
排他的論理和ゲート１３を設ける構成がある。
タ３のデジタルデータのＭＳＢをインバータ１４で反転
し、これをｎ−１個の排他的論理和ゲート１３の一端に
与え、デジタルデータのｎ−１ビットを前記排他的論理
和ゲート１３の各端に与えて、ＭＳＢによりデータを反
転／非反転してＤ／Ａコンバータ４に与えるｎ−１個の
排他的論理和ゲート１３を設ける構成がある。
【０００９】このように、本発明では電圧設定レジスタ
３の最上位ビットを極性切り換えビットとして使用し、
最上位ビットを除くデータをＤ／Ａコンバータ４の入力
データとしてＤ／Ａ変換し、その電流出力をＩ／Ｖ変換
回路７により、電圧に変換する。その出力電圧と、その
出力電圧を反転した極性の電圧とをアナログマルチプレ
クサ９の正と負のバイポーラ入力電圧として、前記電圧
設定レジスタ３の最上位ビットで出力の極性を選択出力
する構成手段としている。
３の最上位ビットを極性切り換えビットとして使用し、
最上位ビットを除くデータをＤ／Ａコンバータ４の入力
データとしてＤ／Ａ変換し、その電流出力をＩ／Ｖ変換
回路７により、電圧に変換する。その出力電圧と、その
出力電圧を反転した極性の電圧とをアナログマルチプレ
クサ９の正と負のバイポーラ入力電圧として、前記電圧
設定レジスタ３の最上位ビットで出力の極性を選択出力
する構成手段としている。
【００１０】（実施例１）本発明の実施例１について、
図１と図３とを参照して説明する。構成は、図１に示す
ように、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、
電圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０とで構成される。この構
成において、ゲインレジスタ１と、Ｄ／Ａコンバータ２
と、電圧設定レジスタ３と、Ｄ／Ａコンバータ４と、オ
フセットレジスタ５と、Ｄ／Ａコンバータ６と、加算回
路１０とは、従来技術と同様のブロックであり同様の動
作をする。
図１と図３とを参照して説明する。構成は、図１に示す
ように、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、
電圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０とで構成される。この構
成において、ゲインレジスタ１と、Ｄ／Ａコンバータ２
と、電圧設定レジスタ３と、Ｄ／Ａコンバータ４と、オ
フセットレジスタ５と、Ｄ／Ａコンバータ６と、加算回
路１０とは、従来技術と同様のブロックであり同様の動
作をする。
【００１１】アナログマルチプレクサ９は複数の入力回
路のＡとＢからＳＥＬの信号により一つを選択し、出力
端子ＯＵＴへ出力する。反転増幅回路８は振幅の大きさ
を変えずに極性のみを変える増幅器である。電圧設定レ
ジスタ３の最上位ビットを除く（ｎ−１）ビットをＤ／
Ａコンバータ４のデジタルデータ入力としてアナログ電
流に変換する。そのアナログ電流をＩ／Ｖ変換回路７に
より設定電圧の２倍のアナログ電圧に変換して出力し、
アナログマルチプレクサ９のＡ入力とする。一方そのア
ナログ電圧出力を×１倍の反転増幅回路８により極性が
反転したアナログ電圧をアナログマルチプレクサ９のＢ
入力とする。アナログマルチプレクサ９の入力選択は、
電圧設定レジスタ３の最上位ビットＭＳＢを使っておこ
ない、ＭＳＢが１のときはＡ入力が選択されてＯＵＴ端
子に出力され、ＭＳＢが０のときはＢ入力が選択されて
ＯＵＴ端子に出力される。図３に電圧設定レジスタ３の
設定電圧（バイナリ）に対する電圧出力端での理想の出
力電圧をしめす。設定電圧が最上位ビットが１でｎ−１
ビットがオール０のとき出力電圧は０Ｖとなり、ｎ−１
ビットがオール１のとき正の最大電圧となる。一方、負
の電圧の場合は、最上位ビットＭＳＢが０の場合である
が、この最上位ビットのＭＳＢはアナログマルチプレク
サの信号選択用に使うので、Ｄ／Ａコンバータ４の入力
データとしては、正のときと同じｎ−１ビットとなる。
従って、Ｄ／Ａコンバータの設定電圧に対する出力電圧
は同じで、アナログマルチプレクサ９により極性のみ反
転した電圧入力Ｂが選択してＯＵＴ端子に出力される。
路のＡとＢからＳＥＬの信号により一つを選択し、出力
端子ＯＵＴへ出力する。反転増幅回路８は振幅の大きさ
を変えずに極性のみを変える増幅器である。電圧設定レ
ジスタ３の最上位ビットを除く（ｎ−１）ビットをＤ／
Ａコンバータ４のデジタルデータ入力としてアナログ電
流に変換する。そのアナログ電流をＩ／Ｖ変換回路７に
より設定電圧の２倍のアナログ電圧に変換して出力し、
アナログマルチプレクサ９のＡ入力とする。一方そのア
ナログ電圧出力を×１倍の反転増幅回路８により極性が
反転したアナログ電圧をアナログマルチプレクサ９のＢ
入力とする。アナログマルチプレクサ９の入力選択は、
電圧設定レジスタ３の最上位ビットＭＳＢを使っておこ
ない、ＭＳＢが１のときはＡ入力が選択されてＯＵＴ端
子に出力され、ＭＳＢが０のときはＢ入力が選択されて
ＯＵＴ端子に出力される。図３に電圧設定レジスタ３の
設定電圧（バイナリ）に対する電圧出力端での理想の出
力電圧をしめす。設定電圧が最上位ビットが１でｎ−１
ビットがオール０のとき出力電圧は０Ｖとなり、ｎ−１
ビットがオール１のとき正の最大電圧となる。一方、負
の電圧の場合は、最上位ビットＭＳＢが０の場合である
が、この最上位ビットのＭＳＢはアナログマルチプレク
サの信号選択用に使うので、Ｄ／Ａコンバータ４の入力
データとしては、正のときと同じｎ−１ビットとなる。
従って、Ｄ／Ａコンバータの設定電圧に対する出力電圧
は同じで、アナログマルチプレクサ９により極性のみ反
転した電圧入力Ｂが選択してＯＵＴ端子に出力される。
【００１２】図２を参照して、本発明によるゲイン調整
をおこなうときの方法を説明する。図２の（ａ）に、オ
フセット電圧とゲイン調整前の、電圧出力に接続された
回路により発生するオフセットとゲイン誤差を含む出力
電圧のグラフを示す。次に図２の（ｂ）に示すように、
電圧設定レジスタ３のｎビットを中間値（１００・・・
０）に設定したときに、電圧出力に接続された回路の出
力電圧が０Ｖの電圧となるようにオフセットレジスタ５
のデータを変化させてオフセットを調節する。その後、
ゲインの調節は図２の（ｃ）に示すように電圧設定レジ
スタ３のｎビットがオール１（１１１・・・１）のとき
に、電圧出力に接続された回路の出力電圧が規定の電圧
となるようにゲインレジスタ１のデータを変化させてお
こなう。このとき、ゲインの調整基準点は出力電圧の０
Ｖ点なので、電圧出力に接続された回路の出力電圧のオ
フセットがずれることはない。
をおこなうときの方法を説明する。図２の（ａ）に、オ
フセット電圧とゲイン調整前の、電圧出力に接続された
回路により発生するオフセットとゲイン誤差を含む出力
電圧のグラフを示す。次に図２の（ｂ）に示すように、
電圧設定レジスタ３のｎビットを中間値（１００・・・
０）に設定したときに、電圧出力に接続された回路の出
力電圧が０Ｖの電圧となるようにオフセットレジスタ５
のデータを変化させてオフセットを調節する。その後、
ゲインの調節は図２の（ｃ）に示すように電圧設定レジ
スタ３のｎビットがオール１（１１１・・・１）のとき
に、電圧出力に接続された回路の出力電圧が規定の電圧
となるようにゲインレジスタ１のデータを変化させてお
こなう。このとき、ゲインの調整基準点は出力電圧の０
Ｖ点なので、電圧出力に接続された回路の出力電圧のオ
フセットがずれることはない。
【００１３】（実施例２）本発明の実施例２について、
図４と図５とを参照して説明する。構成は、図４に示す
ように、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、
電圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０と、排他的論理和ゲート
１３と、インバータ１４とで構成される。この構成にお
いて、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、電
圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０とは、実施例１と同様の
ブロックである。
図４と図５とを参照して説明する。構成は、図４に示す
ように、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、
電圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０と、排他的論理和ゲート
１３と、インバータ１４とで構成される。この構成にお
いて、ゲインレジスタ１と、Ｄ／Ａコンバータ２と、電
圧設定レジスタ３と、ｎビットのＤ／Ａコンバータ４
と、Ｉ／Ｖ変換回路７と、反転増幅回路８と、アナログ
マルチプレクサ９と、オフセットレジスタ５と、Ｄ／Ａ
コンバータ６と、加算回路１０とは、実施例１と同様の
ブロックである。
【００１４】排他的論理和ゲート１３と、インバータ１
４は、図３に示す設定電圧（バイナリ）に対する出力電
圧の関係を、図５に示す従来回路の設定電圧（バイナ
リ）に対する出力電圧の関係に変換するために設けた追
加回路で従来回路とデータのコンパチができるようにし
た回路である。この追加回路は電圧設定レジスタ３の最
上位ビットのＭＳＢをインバータ１４で反転し、これを
ｎ−１個の排他的論理和ゲート１３の一端に与え、デジ
タルデータのｎ−１ビットを前記排他的論理和ゲート１
３の各端に与えて、その出力のｎ−１ビットをＤ／Ａコ
ンバータ４のデジタル入力とする回路である。本実施例
２のゲイン調整は実施例１と同様にしておこなえる。
４は、図３に示す設定電圧（バイナリ）に対する出力電
圧の関係を、図５に示す従来回路の設定電圧（バイナ
リ）に対する出力電圧の関係に変換するために設けた追
加回路で従来回路とデータのコンパチができるようにし
た回路である。この追加回路は電圧設定レジスタ３の最
上位ビットのＭＳＢをインバータ１４で反転し、これを
ｎ−１個の排他的論理和ゲート１３の一端に与え、デジ
タルデータのｎ−１ビットを前記排他的論理和ゲート１
３の各端に与えて、その出力のｎ−１ビットをＤ／Ａコ
ンバータ４のデジタル入力とする回路である。本実施例
２のゲイン調整は実施例１と同様にしておこなえる。
【００１５】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。本
発明は図１と図４に示すように、ゲインレジスタ１のデ
ータはＤ／Ａコンバータ４のゲインの調整のみに独立し
て行うことが出来、またゲインの調整基準点は出力電圧
の０Ｖ点なので、ゲインを変化させたときに、電圧出力
のオフセットが変化しないので、電圧出力に接続した増
幅器等の最終出力端での電圧の設定がプログラマブルに
高速・高精度で行うことができる効果がある。
ているので、下記に記載されるような効果を奏する。本
発明は図１と図４に示すように、ゲインレジスタ１のデ
ータはＤ／Ａコンバータ４のゲインの調整のみに独立し
て行うことが出来、またゲインの調整基準点は出力電圧
の０Ｖ点なので、ゲインを変化させたときに、電圧出力
のオフセットが変化しないので、電圧出力に接続した増
幅器等の最終出力端での電圧の設定がプログラマブルに
高速・高精度で行うことができる効果がある。
【図１】本発明の実施例１のＤ／Ａコンバータのゲイン
調整のブロック図である。
調整のブロック図である。
【図２】本発明の実施例１と実施例２とに係るゲイン調
整の方法を示す図である。
整の方法を示す図である。
【図３】本発明の実施例１に係る設定電圧に対する出力
電圧の関係図である。
電圧の関係図である。
【図４】本発明の実施例２のＤ／Ａコンバータのゲイン
調整のブロック図である。
調整のブロック図である。
【図５】本発明の実施例２に係る設定電圧に対する出力
電圧の関係図である。
電圧の関係図である。
【図６】従来のＤ／Ａコンバータのゲイン調整のブロッ
ク図である。
ク図である。
【図７】従来のゲイン調整の方法を示す図である。
【図８】従来の設定電圧に対する出力電圧の関係図であ
る。
る。
１ ゲインレジスタ ２、４、６ Ｄ／Ａコンバータ ３ 電圧設定レジスタ ５ オフセットレジスタ ７ Ｉ／Ｖ変換回路 ８ 反転増幅回路 ９ アナログマルチプレクサ １０ 加算回路 １２ レベルシフタ １３ 排他的論理和ゲート １４ インバータ
Claims (2)
- 【請求項１】 ユニポーラ（単極性）出力のＤ／Ａコン
バータを使用してバイポーラ（双極性）出力を得る回路
において、 電圧設定レジスタ（３）のｎビットのなかでＭＳＢを除
いたデータを受けて、ＤＡ変換するＤ／Ａコンバータ
（４）と、 Ｄ／Ａコンバータ（４）からの電流信号を電圧信号に変
換するＩ／Ｖ変換回路（７）を設け、 Ｉ／Ｖ変換回路（７）からの信号を、１倍で反転増幅す
る反転増幅回路（８）を設け、 デジタルデータの最上位ビットによりＩ／Ｖ変換回路
（７）の出力か、反転増幅回路（８）の出力を選択出力
するアナログマルチプレクサ（９）を設け、 以上を特徴とするＤ／Ａコンバータのバイポーラ出力の
ゲイン調整回路。 - 【請求項２】 請求項１記載の構成手段に加えて、 電圧設定レジスタ（３）のデジタルデータのＭＳＢをイ
ンバータ（１４）で反転し、これをｎ−１個の排他的論
理和ゲート（１３）の一端に与え、デジタルデータのｎ
−１ビットを前記排他的論理和ゲート（１３）の各端に
与えて、ＭＳＢによりデータを反転／非反転してＤ／Ａ
コンバータ（４）に与えるｎ−１個の排他的論理和ゲー
ト（１３）を設け、 以上を特徴とした請求項１記載のＤ／Ａコンバータのバ
イポーラ出力のゲイン調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166876A JPH08335879A (ja) | 1995-06-08 | 1995-06-08 | Ｄ／ａコンバータのバイポーラ出力のゲイン調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166876A JPH08335879A (ja) | 1995-06-08 | 1995-06-08 | Ｄ／ａコンバータのバイポーラ出力のゲイン調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335879A true JPH08335879A (ja) | 1996-12-17 |
Family
ID=15839268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166876A Pending JPH08335879A (ja) | 1995-06-08 | 1995-06-08 | Ｄ／ａコンバータのバイポーラ出力のゲイン調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016014625A (ja) * | 2014-07-03 | 2016-01-28 | 日産自動車株式会社 | インピーダンス測定装置 |
-
1995
- 1995-06-08 JP JP7166876A patent/JPH08335879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016014625A (ja) * | 2014-07-03 | 2016-01-28 | 日産自動車株式会社 | インピーダンス測定装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030513 |