JPH08328909A - Ｃｐｕ暴走検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵの作動周波数を高処理能力化し、且つ
コストアップを招くことなくリセット可能なＣＰＵ暴走
検出回路を得る。 【構成】 ＣＰＵ１０に並設されて基準クロック信号Ｃ
Ｋを生成する発振器３と、ＣＰＵに内蔵されて分周クロ
ック信号ＤＫおよびカウンタクリア信号ＣＬを出力する
分周手段と、分周クロック信号を計数して所定計数値以
内にカウンタクリア信号が入力されない場合にリセット
信号ＲＳをＣＰＵに出力するカウンタ回路２と、リセッ
ト信号に応答して、基準クロック信号をカウンタ回路の
クロック計数端子ＣＣＫに入力するスイッチ手段１５と
を設け、カウンタ回路の計数クロックをＣＰＵ内の分周
手段で生成するとともに、ＣＰＵ暴走時に発生するリセ
ット信号を用いてスイッチ手段をオンさせ、基準クロッ
ク信号によりリセット解除してＣＰＵを再起動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タ装置におけるＣＰＵの暴走を監視し、暴走発生時に自
己復帰させるＣＰＵ暴走検出回路に関し、特に作動クロ
ックとなる基準クロック信号の周波数を高くしてＣＰＵ
の処理能力を向上させることにより、コストアップを招
くことなくリセット可能にしたＣＰＵ暴走検出回路に関
するものである。

【０００２】

【従来の技術】図９はたとえば特開平５−１２０６６号
公報に記載された従来のＣＰＵ暴走検出回路を示すブロ
ック図である。図において、１は基準クロック信号ＣＫ
およびリセット信号ＲＳを入力してカウンタクリア信号
ＣＬを出力するＣＰＵ、ＩＣＫは基準クロック信号ＣＫ
を入力するクロック入力端子、ＩＲＳはリセット信号Ｒ
Ｓを入力するリセット入力端子、ＰＣＬはカウンタクリ
ア信号ＣＬを出力するクリア出力端子である。

【０００３】２は基準クロック信号ＣＫおよびカウンタ
クリア信号ＣＬを入力してオーバーフロー時にリセット
信号ＲＳを出力するカウンタ回路、ＣＣＫは基準クロッ
ク信号ＣＫを入力して計数（分周）するクロック計数端
子、ＩＣＬはカウンタクリア信号ＣＬを入力するクリア
入力端子、ＰＲＳはリセット信号ＲＳを出力するリセッ
ト出力端子である。３はシステムクロックとしての基準
クロック信号ＣＫを出力するクロック発振器、ＰＣＫは
基準クロック信号ＣＫを出力するクロック出力端子であ
る。

【０００４】図９に示した従来のＣＰＵ暴走検出回路に
おいて、クロック発振器３のクロック出力端子ＰＣＫか
ら出力される基準クロック信号ＣＫは、ＣＰＵ１のクロ
ック入力端子ＩＣＫに入力されてＣＰＵ１の作動クロッ
クとして作用する。また、基準クロック信号ＣＫは、カ
ウンタ回路２のクロック計数端子ＣＣＫに入力され、カ
ウンタ回路２内の分周回路により分周（計数）される。
正常動作時において、ＣＰＵ１は、クリア出力端子ＰＣ
Ｌから一定周期でカウンタクリア信号ＣＬを出力し、カ
ウンタ回路２のクリア入力端子ＩＣＬに出力する。

【０００５】カウンタ回路２は、基準クロック信号ＣＫ
を分周カウントしたカウント値がオーバーフローする
と、リセット出力端子ＰＲＳからリセット信号ＲＳを出
力してＣＰＵ１のリセット入力端子ＩＲＳに送出するよ
うになっている。しかし、正常の周期でカウンタクリア
信号ＣＬが入力されると、カウンタ回路２の分周カウン
ト動作がクリアされる。したがって、カウンタクリア信
号ＣＬの出力周期ＴＣＬを、リセット信号ＲＳ（オーバ
ーフロー信号）の出力周期ＴＲＳよりも小さく設定して
いれば、ＣＰＵ１の通常動作時にリセット信号ＲＳが出
力されることはない。

【０００６】しかし、ＣＰＵ１に暴走等の異常が生じる
と、ＣＰＵ１からカウンタクリア信号ＣＬが出力されな
くなるので、カウンタ回路２は、カウント値をオーバー
フローしてリセット信号ＲＳを出力する。リセット信号
ＲＳは、ＣＰＵ１のリセット入力端子ＩＲＳに入力さ
れ、ＣＰＵ１をリセットしてＣＰＵ１の動作を停止させ
る。その後、ＣＰＵ１は、リセット信号ＲＳがＬレベル
となりリセット状態が解除されると、自動的に再起動さ
れる。

【０００７】一般に、カウンタ回路２は、オーバーフロ
ーしてリセット信号ＲＳを出力しているときに、再度、
カウンタクリア信号ＣＬまたは基準クロック信号ＣＫが
入力されると、リセット状態が解除されて、その後はリ
セット信号ＲＳを出力しないようになっている。すなわ
ち、リセット信号ＲＳは、クリア入力端子ＩＣＬにカウ
ンタクリア信号ＣＬが入力されれば直ちにＬレベルとな
り、また、クロック計数端子ＣＣＫに基準クロック信号
ＣＫが入力されれば、カウンタ値が所定計数値に達した
時点（所定時間後）でＬレベルとなる。

【０００８】ところで、カウンタ回路２内では通常の分
周回路が使用されており、このような分周回路に適用さ
れる基準クロック信号ＣＫの周波数は、数ｋＨｚ程度以
下に制限される。したがって、このような低周波数の基
準クロック信号ＣＫで動作するＣＰＵ１は処理速度が遅
くなり、また、このようなＣＰＵ１を用いる装置の処理
能力は、低く制限されることになる。

【０００９】また、この問題を解決するために、たとえ
ば基準クロック信号ＣＫの周波数を数ＭＨｚ〜数１０Ｍ
Ｈｚに高く設定したとすると、カウンタ回路２内に高周
波数対応の特別の分周回路を設置する必要があり、カウ
ンタ回路２が高価になってしまう。

【００１０】

【発明が解決しようとする課題】従来のＣＰＵ暴走検出
回路は以上のように、クロック発振器３からの基準クロ
ック信号ＣＫをカウンタ回路２に直接入力して、カウン
タ回路２内の通常の分周回路を使用して分周カウントし
ているため、基準クロック信号ＣＫの周波数が数ｋＨｚ
程度に制限されてＣＰＵ１の処理速度が遅くなり、ＣＰ
Ｕ１を用いた装置の処理能力も低下するという問題点が
あった。

【００１１】また、基準クロック信号ＣＫの周波数を数
ＭＨｚ以上に高く設定すると、カウンタ回路２内に特別
の高周波数用分周回路を設置する必要があり、カウンタ
回路２そのものが高価となるという問題点があった。

【００１２】この発明は、上記のような問題点を解決す
るためになされたもので、ＣＰＵの作動クロックとなる
基準クロック信号の周波数を高くしてＣＰＵの処理能力
を向上させるとともに、カウンタ回路内の分周回路を通
常の分周回路で構成し、コストアップを招くことなくＣ
ＰＵの暴走検出およびリセットを行うことのできるＣＰ
Ｕ暴走検出回路を得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明の請求項１に係
るＣＰＵ暴走検出回路は、ＣＰＵに並設されて基準クロ
ック信号を生成するクロック発振器と、ＣＰＵに内蔵さ
れ、基準クロック信号を分周して分周クロック信号およ
び分周クロック信号よりも周期の長いカウンタクリア信
号をプログラム出力する分周手段と、分周クロック信号
を計数し、所定計数値以内にカウンタクリア信号が入力
されない場合に、オーバーフローによるリセット信号を
ＣＰＵに出力するカウンタ回路と、リセット信号に応答
して、基準クロック信号をカウンタ回路のクロック計数
端子に入力するスイッチ手段とを設けたものである。

【００１４】また、この発明の請求項２に係るＣＰＵ暴
走検出回路は、ＣＰＵに並設されて基準クロック信号を
生成するクロック発振器と、ＣＰＵに内蔵され、基準ク
ロック信号を分周して分周クロック信号および分周クロ
ック信号よりも周期の長いカウンタクリア信号をプログ
ラム出力する分周手段と、分周クロック信号を計数し、
所定計数値以内にカウンタクリア信号が入力されない場
合に、オーバーフローによるリセット信号をＣＰＵに出
力するカウンタ回路と、リセット信号に応答して、基準
クロック信号をカウンタ回路のクリア入力端子に入力す
るスイッチ手段とを設けたものである。

【００１５】また、この発明の請求項３に係るＣＰＵ暴
走検出回路は、請求項２において、クロック発振器のク
ロック出力端子とカウンタ回路のクリア入力端子との間
に遅延回路を挿入したものである。

【００１６】また、この発明の請求項４に係るＣＰＵ暴
走検出回路は、ＣＰＵに並設されて基準クロック信号を
生成するクロック発振器と、ＣＰＵに内蔵され、基準ク
ロック信号を分周して分周クロック信号および分周クロ
ック信号よりも周期の長いカウンタクリア信号をプログ
ラム出力する分周手段と、分周クロック信号を計数し、
所定計数値以内にカウンタクリア信号が入力されない場
合に、オーバーフローによるリセット信号をＣＰＵに出
力するカウンタ回路と、リセット信号に応答して、一定
時間だけ遅延されたパルス信号をカウンタ回路のクリア
入力端子に入力するワンショットマルチバイブレータと
を設けたものである。

【００１７】

【作用】この発明の請求項１においては、ＣＰＵ暴走時
にカウンタ回路から出力されるリセット信号がスイッチ
手段をオンさせ、基準クロック信号をカウンタ回路のク
ロック計数端子に入力させる。これにより、カウンタ回
路のリセット信号を解除してＣＰＵを再起動する。

【００１８】また、この発明の請求項２においては、Ｃ
ＰＵ暴走時にカウンタ回路から出力されるリセット信号
がスイッチ手段をオンさせ、基準クロック信号をカウン
タ回路のクリア入力端子に入力させる。これにより、カ
ウンタ回路のリセット信号を解除してＣＰＵを再起動す
る。

【００１９】また、この発明の請求項３においては、ク
ロック発振器のクロック出力端子とカウンタ回路のクリ
ア入力端子との間に介在された遅延回路により、ＣＰＵ
のリセット時間を長くし、ＣＰＵの再起動を安定化させ
る。

【００２０】また、この発明の請求項４においては、Ｃ
ＰＵ暴走時にカウンタ回路から出力されるリセット信号
がワンショットマルチバイブレータを起動し、ワンショ
ットマルチバイブレータからのパルス信号をカウンタ回
路のクリア入力端子に入力させる。これにより、簡単な
構成でカウンタ回路のリセット信号を解除してＣＰＵを
再起動する。

【００２１】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１はこの発明の実施例１を示す構成図であり、
２、３、ＰＣＫ、ＣＫ、ＣＣＫ、ＰＣＬ、ＣＬ、ＩＣ
Ｌ、ＰＲＳ、ＲＳおよびＩＲＳは前述と同様のものであ
る。また、１０は前述のＣＰＵ１に対応している。

【００２２】この場合、クロック発振器３は、ＣＰＵ１
０に並設され、作動クロックをＣＰＵ１０に与えてい
る。また、ＣＰＵ１０は、クロック発振器３に接続され
た発振出力端子ＸＯＵＴおよび発振入力端子ＸＩＮを有
するとともに、自己の作動クロック（基準クロック信号
ＣＫ）を分周して分周クロック信号ＤＫおよびカウンタ
クリア信号ＣＬ（分周クロック信号ＤＫよりも周期が長
い）をプログラム出力する分周手段を内蔵しており、分
周クロック出力端子ＰＤＫを有している。

【００２３】近年、分周クロック信号ＤＫを生成するこ
とのできるＣＰＵ１０は、比較的簡単に入手することが
できる。また、クロック発振器３としては、水晶発振器
またはセラミック発振器が用いられ、数１０ＭＨｚの基
準クロック信号ＣＫをシステムクロックおよびＣＰＵ作
動クロックとして出力するようになっている。

【００２４】カウンタ回路２は、クロック計数端子ＣＣ
Ｋから入力される分周クロック信号ＤＫを計数（分周）
し、所定計数値以内にカウンタクリア信号ＣＬが入力さ
れない場合に、オーバーフローによるリセット信号ＲＳ
をＣＰＵ１０に出力するようになっている。

【００２５】Ｘはクロック発振器３内に設けられた水
晶、Ｃ１およびＣ２は水晶Ｘの両各一端とグランドとの
間に挿入されたコンデンサである。１４は基準クロック
信号ＣＫ（システムクロック）の波形を整形する波形整
形回路であり、クロック発振器３のクロック出力端子Ｐ
ＣＫに接続されている。波形整形回路１４は、基準クロ
ック信号ＣＫが微小出力の正弦波に近い波形であること
から各種回路信号として用いるには無理があるので、基
準クロック信号ＣＫの波形を矩形にするとともに信号レ
ベルを増幅するようになっている。

【００２６】１５は波形整形回路１４の出力端子に接続
されたスイッチ手段としてのアナログスイッチであり、
カウンタ回路２からのリセット信号ＲＳに応答して、波
形接続された基準クロック信号ＣＫをカウンタ回路のク
ロック計数端子ＣＣＫに入力するようになっている。ア
ナログスイッチ１５は、一端が電源に接続され、他端が
抵抗器Ｒ１を介して波形整形回路１４の出力端子に接続
され、オンオフ制御用のトリガ端子にリセット信号ＲＳ
が入力されるようになっている。

【００２７】１６はアナログスイッチ１５とクロック計
数端子ＣＣＫとの間に挿入されたオア回路であり、リセ
ット信号ＲＳをトリガとして波形整形された基準クロッ
ク信号ＣＫをカウンタ回路２のクロック計数端子ＣＣＫ
に入力している。オア回路１６の他方の入力端子には、
ＣＰＵ１０からの分周クロック信号ＤＫが入力されてお
り、オア回路１６は、基準クロック信号ＣＫおよび分周
クロック信号ＤＫを、オア条件でカウンタ回路２のクロ
ック計数端子ＣＣＫに入力するようになっている。

【００２８】Ｒ２は分周クロック信号ＤＫのラインとグ
ランドとの間に挿入された抵抗器、Ｒ３は基準クロック
信号ＣＫのラインとグランドとの間に挿入された抵抗器
である。

【００２９】１７はリセット出力端子ＰＲＳとリセット
入力端子ＩＲＳおよびアナログスイッチ１５との間に挿
入されたオア回路、１８は電源とオア回路１７の他方の
入力端子との間に挿入されたパワーオンリセット回路で
ある。オア回路１７は、カウンタ回路２からのリセット
信号ＲＳおよびパワーオンリセット回路１８からの出力
信号を、オア条件でＣＰＵ１０のリセット入力端子ＩＲ
Ｓに入力するとともに、アナログスイッチ１５に対する
トリガ信号として入力するようになっている。

【００３０】次に、図２を参照しながら、この発明の実
施例１の動作について説明する。図２は図１内の各主要
信号の時間変化を示す波形図である。まず、ＣＰＵ１０
が正常動作している場合、分周クロック信号ＤＫおよび
カウンタクリア信号ＣＬは、ともに所定周期でカウンタ
回路２に入力されている。このとき、前述と同様にカウ
ンタクリア信号ＣＬの出力周期ＴＣＬがカウンタ回路２
のオーバーフロー周期ＴＲＳよりも短く設定されている
ので、カウンタ回路２からリセット信号ＲＳが出力され
ることはない。

【００３１】一方、ＣＰＵ１０に異常が発生した場合に
は、ＣＰＵ１０内の動作プログラムにしたがって生成さ
れるカウンタクリア信号ＣＬは、図２内の破線で示すよ
うに出力を停止する。しかし、ＣＰＵ１０内の動作プロ
グラムには依存せずに回路素子の電気的作動に依存する
分周クロック信号ＤＫは、ＣＰＵ１０の暴走発生後も出
力状態を継続する。

【００３２】したがって、カウンタ回路２は、カウンタ
クリア信号ＣＬでクリアされることなく分周クロック信
号ＤＫを計数し続け、所定計数値に達した時点でオーバ
ーフローによるリセット信号ＲＳを出力する。リセット
信号ＲＳは、ＣＰＵ１０をリセットするとともに、オア
回路１７を介してアナログスイッチ１５をオンさせ、波
形整形された基準クロック信号ＣＫをオア回路１６を介
してカウンタ回路２に入力する。

【００３３】カウンタ回路２は、リセット信号ＲＳの出
力後に、クロック計数端子ＣＣＫに基準クロック信号Ｃ
Ｋが入力されると、カウンタ計数値が所定計数値に達し
た時点でリセット信号ＲＳをＬレベルとし、ＣＰＵ１０
のリセット状態を解除する。このとき、クロック計数端
子ＣＣＫには、高周波数の基準クロック信号ＣＫが入力
されているので、リセット信号ＲＳの生成から解除され
るまでの時間は、通常動作中の分周クロック信号ＤＫに
よるオーバーフロー時間よりも短い。

【００３４】こうして、リセット信号ＲＳが解除される
ことにより、ＣＰＵ１０は、再起動して、カウンタクリ
ア信号ＣＬをカウンタ回路２へ出力し始める。このと
き、リセット信号ＲＳの解除と同時にアナログスイッチ
１５がオフとなるので、基準クロック信号ＣＫのカウン
タ回路２への入力が停止し、ＣＰＵ１０は完全に復帰し
て正常動作に移行することができる。

【００３５】このように、動作周波数の低い通常の分周
回路を内蔵したカウンタ回路２を用いて、ＣＰＵ１０の
暴走を検出してリセットするとともに、自動的にリセッ
ト状態を解除することができる。また、ＣＰＵ１０の作
動クロックとなる基準クロック信号ＣＫは、数ＭＨｚの
高周波数のものを用いることができ、処理能力の低下を
もたらすこともない。

【００３６】実施例２．なお、上記実施例１では、ＣＰ
Ｕ１０の暴走時に発生するリセット信号ＲＳを解除する
ために、基準クロック信号ＣＫをカウンタ２のクロック
計数端子ＣＣＫに入力したが、クリア入力端子ＩＣＬに
入力してもよい。

【００３７】図３はクリア入力端子ＩＣＬからリセット
解除するようにしたこの発明の実施例２を示す構成図で
あり、２、３、１０、１４、１５、１７、１８、ＸＯＵ
Ｔ、ＸＩＮ、Ｘ、Ｃ１、Ｃ２、ＰＣＫ、ＣＫ、Ｒ１〜Ｒ
３、ＰＤＫ、ＤＫ、ＣＣＫ、ＰＣＬ、ＩＣＬ、ＰＲＳ、
ＲＳおよびＩＲＳは、前述と同様のものである。

【００３８】１９はアナログスイッチ１５とクリア入力
端子ＩＣＬとの間に挿入されたオア回路であり、リセッ
ト信号ＲＳをトリガとして波形整形された基準クロック
信号ＣＫをカウンタ回路２のクリア入力端子ＩＣＬに入
力している。オア回路１９の他方の入力端子には、ＣＰ
Ｕ１０からのカウンタクリア信号ＣＬが入力されてい
る。これにより、オア回路１９は、基準クロック信号Ｃ
Ｋおよびカウンタクリア信号ＣＬをオア条件でカウンタ
回路２のクリア入力端子ＩＣＬに入力するようになって
いる。

【００３９】次に、図４の波形図を参照しながら、この
発明の実施例２の動作について説明する。まず、ＣＰＵ
１０の暴走時にカウンタクリア信号ＣＬが停止して、カ
ウンタ回路２からリセット信号ＲＳが出力されるまでは
前述と同様である。

【００４０】このとき、オア回路１７を介して分岐され
たリセット信号ＲＳは、アナログスイッチ１５をオンさ
せ、波形整形された基準クロック信号ＣＫをカウンタ回
路２のクリア入力端子ＩＣＬに入力させる。これによ
り、カウンタ回路２は直ちにリセット解除され、同時
に、ＣＰＵ１０は再起動されて正常動作に移行する。

【００４１】実施例３．なお、上記実施例２では、数１
０ＭＨｚの基準クロック信号ＣＫをクリア入力端子ＩＣ
Ｌに入力しているため、リセット信号ＲＳが発生してか
ら解除されるまでの時間が非常に短く、ＣＰＵ１０の再
起動が不安定になるおそれがある。そこで、アナログス
イッチ１５がオン動作してから、基準クロック信号ＣＫ
がクリア入力端子ＩＣＬに入力されるまでの時間を長く
設定してもよい。

【００４２】図５はＣＰＵ１０のリセット解除までの時
間を長く設定したこの発明の実施例３を示す構成図であ
り、２０はアナログスイッチ１５とオア回路１９の入力
端子との間に挿入された遅延回路である。図５の構成に
おいて、遅延回路２０を挿入したこと以外は、図３と同
一である。また、図６の波形図において、τは遅延回路
２０により設定される所定の遅延時間である。

【００４３】この場合、遅延回路２０は、アナログスイ
ッチ１５がオンになると、基準クロック信号ＣＫを一定
時間τ（図６参照）だけ遅延させた後、オア回路１９を
介してカウンタ回路２のクリア入力端子ＩＣＬに入力す
る。これにより、リセット信号ＲＳがアナログスイッチ
１５をオンにしても、一定時間τだけ遅延後にリセット
解除されるので、所定時間τにわたってＣＰＵ１０にリ
セット信号ＲＳが印加され、ＣＰＵ１０の再起動を安定
化させることができる。

【００４４】実施例４．なお、上記実施例３では、リセ
ット解除後のＣＰＵ１０の再起動を安定化するために遅
延回路２０を用いたが、ワンショットマルチバイブレー
タを用いてもよい。

【００４５】図７はワンショットマルチバイブレータを
用いたこの発明の実施例４を示す構成図であり、２１は
リセット信号ＲＳに応答して一定時間τだけ遅延された
パルス信号ＰＬをカウンタ回路２のクリア入力端子ＩＣ
Ｌに入力するワンショットマルチバイブレータである。
また、図８の波形図において、τはワンショットマルチ
バイブレータ２１により遅延された前述と同様の一定時
間である。

【００４６】ワンショットマルチバイブレータ２１は、
リセット信号ＲＳの発生から一定時間τだけ遅延された
パルス信号ＰＬを、オア回路１９を介してカウンタ回路
２のクリア入力端子ＩＣＬに入力するようになってい
る。

【００４７】図７の構成において、波形整形回路１４、
アナログスイッチ１５および遅延回路２０に代えて、ワ
ンショットマルチバイブレータ２１を挿入したこと以外
は、図５と同一である。したがって、ＣＰＵ１０に並設
されたクロック発振器３の基準クロック信号ＣＫを使用
する必要はなく、構成が簡略化される。

【００４８】この場合も、ＣＰＵ１０の暴走時にカウン
タクリア信号ＣＬが停止して、カウンタ回路２からリセ
ット信号ＲＳが出力されるまでは前述と同様である。リ
セット信号ＲＳが発生すると、これに応答して、一定時
間τ経過後に、ワンショットマルチバイブレータ２１か
らパルス信号ＰＬが出力される。

【００４９】パルス信号ＰＬは、オア回路１９を介し
て、カウンタ回路２のクリア入力端子ＩＣＬに入力さ
れ、カウンタ回路２からのリセット信号ＲＳをＬレベル
にする。これにより、ＣＰＵ１０は、リセット状態が解
除され、再起動されて正常動作に移行する。

【００５０】

【発明の効果】以上のようにこの発明の請求項１によれ
ば、ＣＰＵに並設されて基準クロック信号を生成するク
ロック発振器と、ＣＰＵに内蔵され、基準クロック信号
を分周して分周クロック信号および分周クロック信号よ
りも周期の長いカウンタクリア信号をプログラム出力す
る分周手段と、分周クロック信号を計数し、所定計数値
以内にカウンタクリア信号が入力されない場合に、オー
バーフローによるリセット信号をＣＰＵに出力するカウ
ンタ回路と、リセット信号に応答して、基準クロック信
号をカウンタ回路のクロック計数端子に入力するスイッ
チ手段とを設け、カウンタ回路に対する計数クロックを
ＣＰＵ内の分周手段で生成するとともに、ＣＰＵ暴走時
に発生するリセット信号を用いてスイッチ手段をオンさ
せ、基準クロック信号によりリセット解除してＣＰＵを
再起動するようにしたので、ＣＰＵの作動クロック周波
数を高くしてＣＰＵの処理能力を向上させ、且つコスト
アップを招くことなくＣＰＵの暴走検出およびリセット
を行うことのできるＣＰＵ暴走検出回路が得られる効果
がある。

【００５１】また、この発明の請求項２によれば、ＣＰ
Ｕに並設されて基準クロック信号を生成するクロック発
振器と、ＣＰＵに内蔵され、基準クロック信号を分周し
て分周クロック信号および分周クロック信号よりも周期
の長いカウンタクリア信号をプログラム出力する分周手
段と、分周クロック信号を計数し、所定計数値以内にカ
ウンタクリア信号が入力されない場合に、オーバーフロ
ーによるリセット信号をＣＰＵに出力するカウンタ回路
と、リセット信号に応答して、基準クロック信号をカウ
ンタ回路のクリア入力端子に入力するスイッチ手段とを
設け、カウンタ回路に対する計数クロックをＣＰＵ内の
分周手段で生成するとともに、ＣＰＵ暴走時に発生する
リセット信号を用いてスイッチ手段をオンさせ、基準ク
ロック信号によりリセット解除してＣＰＵを再起動する
ようにしたので、ＣＰＵの作動クロック周波数を高くし
てＣＰＵの処理能力を向上させ、且つコストアップを招
くことなくＣＰＵの暴走検出およびリセットを行うこと
のできるＣＰＵ暴走検出回路が得られる効果がある。

【００５２】また、この発明の請求項３によれば、請求
項２において、クロック発振器のクロック出力端子とカ
ウンタ回路のクリア入力端子との間に遅延回路を挿入
し、ＣＰＵのリセット時間を一定時間だけ長く設定した
ので、ＣＰＵの再起動を安定化させたＣＰＵ暴走検出回
路が得られる効果がある。

【００５３】また、この発明の請求項４によれば、ＣＰ
Ｕに並設されて基準クロック信号を生成するクロック発
振器と、ＣＰＵに内蔵され、基準クロック信号を分周し
て分周クロック信号および分周クロック信号よりも周期
の長いカウンタクリア信号をプログラム出力する分周手
段と、分周クロック信号を計数し、所定計数値以内にカ
ウンタクリア信号が入力されない場合に、オーバーフロ
ーによるリセット信号をＣＰＵに出力するカウンタ回路
と、リセット信号に応答して、一定時間だけ遅延された
パルス信号をカウンタ回路のクリア入力端子に入力する
ワンショットマルチバイブレータとを設け、カウンタ回
路に対する計数クロックをＣＰＵ内の分周手段で生成す
るとともに、ＣＰＵ暴走時に発生するリセット信号に応
答したパルス信号によりリセット解除してＣＰＵを再起
動するようにしたので、ＣＰＵの作動クロック周波数を
高くしてＣＰＵの処理能力を向上させ、且つコストアッ
プを招くことなくＣＰＵの暴走検出およびリセットを行
うことのできるＣＰＵ暴走検出回路が得られる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施例１を示す構成図である。

【図２】 図１内の各主要信号の時間変化を示す波形図
である。

【図３】 この発明の実施例２を示す構成図である。

【図４】 図３内の各主要信号の時間変化を示す波形図
である。

【図５】 この発明の実施例３を示す構成図である。

【図６】 図５内の各主要信号の時間変化を示す波形図
である。

【図７】 この発明の実施例４を示す構成図である。

【図８】 図７内の各主要信号の時間変化を示す波形図
である。

【図９】 従来のＣＰＵ暴走検出回路を示すブロック図
である。

【符号の説明】

２ カウンタ回路、３ クロック発振器、１０ ＣＰ
Ｕ、１４ 波形整形回路、１５ アナログスイッチ（ス
イッチ手段）、１６、１７、１９ オア回路、２０ 遅
延回路、２１ ワンショットマルチバイブレータ、ＣＫ
基準クロック信号、ＣＣＫ クロック計数端子、ＣＬ
カウンタクリア信号、ＤＫ 分周クロック信号、ＩＣ
Ｌ クリア入力端子、ＰＣＫ クロック出力端子、ＰＬ
パルス信号、ＲＳ リセット信号、τ 一定時間。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵに並設されて基準クロック信号を
   生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
   て分周クロック信号および前記分周クロック信号よりも
   周期の長いカウンタクリア信号をプログラム出力する分
   周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
   カウンタクリア信号が入力されない場合に、オーバーフ
   ローによるリセット信号を前記ＣＰＵに出力するカウン
   タ回路と、 前記リセット信号に応答して、前記基準クロック信号を
   前記カウンタ回路のクロック計数端子に入力するスイッ
   チ手段とを備えたＣＰＵ暴走検出回路。
2. 【請求項２】 ＣＰＵに並設されて基準クロック信号を
   生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
   て分周クロック信号および前記分周クロック信号よりも
   周期の長いカウンタクリア信号をプログラム出力する分
   周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
   カウンタクリア信号が入力されない場合に、オーバーフ
   ローによるリセット信号を前記ＣＰＵに出力するカウン
   タ回路と、 前記リセット信号に応答して、前記基準クロック信号を
   前記カウンタ回路のクリア入力端子に入力するスイッチ
   手段とを備えたＣＰＵ暴走検出回路。
3. 【請求項３】 前記クロック発振器のクロック出力端子
   と前記カウンタ回路のクリア入力端子との間に遅延回路
   を挿入したことを特徴とする請求項２に記載のＣＰＵ暴
   走検出回路。
4. 【請求項４】 ＣＰＵに並設されて基準クロック信号を
   生成するクロック発振器と、 前記ＣＰＵに内蔵され、前記基準クロック信号を分周し
   て分周クロック信号および前記分周クロック信号よりも
   周期の長いカウンタクリア信号をプログラム出力する分
   周手段と、 前記分周クロック信号を計数し、所定計数値以内に前記
   カウンタクリア信号が入力されない場合に、オーバーフ
   ローによるリセット信号を前記ＣＰＵに出力するカウン
   タ回路と、 前記リセット信号に応答して、一定時間だけ遅延された
   パルス信号を前記カウンタ回路のクリア入力端子に入力
   するワンショットマルチバイブレータとを備えたＣＰＵ
   暴走検出回路。