JPH08322258A - 電源装置 - Google Patents
電源装置Info
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- JPH08322258A JPH08322258A JP12844695A JP12844695A JPH08322258A JP H08322258 A JPH08322258 A JP H08322258A JP 12844695 A JP12844695 A JP 12844695A JP 12844695 A JP12844695 A JP 12844695A JP H08322258 A JPH08322258 A JP H08322258A
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Abstract
(57)【要約】
【目的】 メイン制御を行うデジタル制御回路内にフォ
ワード出力制御部を設けることができて、従来に比し
て、小型化、低コスト化および高信頼性を図ることがで
きる電圧共振型の電源装置の提供を目的とする。 【構成】 抵抗４０，４１によって検出され出力電圧
に、抵抗３２およびコンデンサ３３によってチョークコ
イル２６に入力するパルス状の電圧を重畳し、その電圧
の位相をコンデンサ３９によって進めてコンパレータ３
１１に出力する。コンパレータ３１１に入力した電圧は
基準電圧と比較され、その比較結果はラッチ回路３１２
により出力制御パルスＭＰＷＭの周期毎にラッチされ
る。演算部３１３はラッチ回路３１２の出力に基づいて
パルス幅を決定し、このパルス幅でＰＷＭ部３１４は出
力制御パルスＭＰＷＭに同期したパルス列を出力する。
ワード出力制御部を設けることができて、従来に比し
て、小型化、低コスト化および高信頼性を図ることがで
きる電圧共振型の電源装置の提供を目的とする。 【構成】 抵抗４０，４１によって検出され出力電圧
に、抵抗３２およびコンデンサ３３によってチョークコ
イル２６に入力するパルス状の電圧を重畳し、その電圧
の位相をコンデンサ３９によって進めてコンパレータ３
１１に出力する。コンパレータ３１１に入力した電圧は
基準電圧と比較され、その比較結果はラッチ回路３１２
により出力制御パルスＭＰＷＭの周期毎にラッチされ
る。演算部３１３はラッチ回路３１２の出力に基づいて
パルス幅を決定し、このパルス幅でＰＷＭ部３１４は出
力制御パルスＭＰＷＭに同期したパルス列を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、低圧および高圧を使用
する機器に用いられる電源装置に関するものである。
する機器に用いられる電源装置に関するものである。
【０００２】
【従来の技術】従来から低圧出力および高圧出力を１つ
のトランスにより生成する電源装置においては、図３に
示すように、デジタル回路で構成されたコントロール回
路３１からの出力制御パルスをトランス８を介して、ド
ライバ回路６に供給し、スイッチングトランジスタ５を
スイッチング動作させ、負荷が必要とするエネルギーを
トランス７を介して供給している。そして、１つのトラ
ンスにより低圧出力および高圧出力を生成する電圧共振
型の電源回路においては、一般に端子４８から出力され
る低圧のフライバック出力が一定電圧になるようにコン
トロール回路３１が制御している。
のトランスにより生成する電源装置においては、図３に
示すように、デジタル回路で構成されたコントロール回
路３１からの出力制御パルスをトランス８を介して、ド
ライバ回路６に供給し、スイッチングトランジスタ５を
スイッチング動作させ、負荷が必要とするエネルギーを
トランス７を介して供給している。そして、１つのトラ
ンスにより低圧出力および高圧出力を生成する電圧共振
型の電源回路においては、一般に端子４８から出力され
る低圧のフライバック出力が一定電圧になるようにコン
トロール回路３１が制御している。
【０００３】一方、端子４９から出力されるフォワード
出力は、コントロール回路３１からのパルス信号を利用
して、三角波生成回路４５により三角波を生成し、この
三角波を用いてＰＷＭコンパレータ４４が共振条件が崩
れない様に同期を取って、制御用スイッチングトランジ
スタ２４を制御することによって制御されている。
出力は、コントロール回路３１からのパルス信号を利用
して、三角波生成回路４５により三角波を生成し、この
三角波を用いてＰＷＭコンパレータ４４が共振条件が崩
れない様に同期を取って、制御用スイッチングトランジ
スタ２４を制御することによって制御されている。
【０００４】さらに、端子４７から出力される高圧の出
力は、コントロール回路３１が高圧出力制御用トランジ
スタ１６をオン／オフすることによって、一定電圧にな
るように制御されている。
力は、コントロール回路３１が高圧出力制御用トランジ
スタ１６をオン／オフすることによって、一定電圧にな
るように制御されている。
【０００５】
【発明が解決しようとする課題】以上のように構成され
た従来の電圧共振型の電源装置においては、低圧のフラ
イバック出力を一定に保つようにスイッチングトランジ
スタ５を制御しているために、低圧のフォワード出力電
圧制御においては、独自の制御回路をメインの制御回路
（コントロール回路３１）とは別に構成しなければなら
ない。すなわち、低圧のフォワード出力電圧を制御する
ために、例えば、オペアンプ４３、ＰＷＭコンパレータ
４４、三角波生成回路４５等の回路が必要であった。従
って、低圧のフォワード出力制御回路にかなりの部品点
数を必要とした。これにより、このような従来の電源装
置には大型化、、コスト高、信頼性の低下等の問題があ
った。本発明の目的は、低圧のフォワード出力制御回路
をメインのコントロール回路とは別に外部に構成する必
要がなく、従来の電源装置に比して小型化、低コスト化
および高信頼性を実現することができる電圧共振型の電
源装置を提供することにある。
た従来の電圧共振型の電源装置においては、低圧のフラ
イバック出力を一定に保つようにスイッチングトランジ
スタ５を制御しているために、低圧のフォワード出力電
圧制御においては、独自の制御回路をメインの制御回路
（コントロール回路３１）とは別に構成しなければなら
ない。すなわち、低圧のフォワード出力電圧を制御する
ために、例えば、オペアンプ４３、ＰＷＭコンパレータ
４４、三角波生成回路４５等の回路が必要であった。従
って、低圧のフォワード出力制御回路にかなりの部品点
数を必要とした。これにより、このような従来の電源装
置には大型化、、コスト高、信頼性の低下等の問題があ
った。本発明の目的は、低圧のフォワード出力制御回路
をメインのコントロール回路とは別に外部に構成する必
要がなく、従来の電源装置に比して小型化、低コスト化
および高信頼性を実現することができる電圧共振型の電
源装置を提供することにある。
【０００６】
【課題を解決するための手段】以上の目的を達成するた
めに本発明の第１の手段は、変圧器の二次側にフライバ
ック方式の出力回路とフォワード方式の出力回路とが並
設され、前記フライバック方式の出力回路の出力電圧が
あらかじめ定められた電圧になるように、デジタル制御
回路が出力制御パルスを用いて前記変圧器の一次側のス
イッチング手段を制御する電圧共振型の電源装置におい
て、前記フォワード方式の出力回路の出力電圧を検出す
る検出手段と、該検出手段の検出結果を入力し、当該検
出結果が所定値となるように前記出力制御パルスに同期
したフォワード出力制御パルスを出力する、前記デジタ
ル制御回路内に設けられたフォワード出力制御手段と、
前記フォワード出力制御パルスに従って前記変圧器の二
次側から前記フォワード方式の出力回路に入力する電力
を制御するスイッチング手段とを具備することを特徴と
するものである。
めに本発明の第１の手段は、変圧器の二次側にフライバ
ック方式の出力回路とフォワード方式の出力回路とが並
設され、前記フライバック方式の出力回路の出力電圧が
あらかじめ定められた電圧になるように、デジタル制御
回路が出力制御パルスを用いて前記変圧器の一次側のス
イッチング手段を制御する電圧共振型の電源装置におい
て、前記フォワード方式の出力回路の出力電圧を検出す
る検出手段と、該検出手段の検出結果を入力し、当該検
出結果が所定値となるように前記出力制御パルスに同期
したフォワード出力制御パルスを出力する、前記デジタ
ル制御回路内に設けられたフォワード出力制御手段と、
前記フォワード出力制御パルスに従って前記変圧器の二
次側から前記フォワード方式の出力回路に入力する電力
を制御するスイッチング手段とを具備することを特徴と
するものである。
【０００７】以上の目的を確実に達成するために本発明
の第２の手段は、前記検出手段は、検出された出力電圧
に前記フォワード方式の出力回路のチョークコイルに入
力する電圧を重畳する電圧重畳手段と、当該重畳された
電圧の位相を変化させる位相補償手段とをさらに具備す
ることを特徴とするものである。
の第２の手段は、前記検出手段は、検出された出力電圧
に前記フォワード方式の出力回路のチョークコイルに入
力する電圧を重畳する電圧重畳手段と、当該重畳された
電圧の位相を変化させる位相補償手段とをさらに具備す
ることを特徴とするものである。
【０００８】以上の目的を簡易な構成で達成するために
本発明の第３の手段は、前記フォワード出力制御手段
は、前記検出結果を所定値と比較するコンパレータと、
該コンパレータの出力を前記出力制御パルスに同期して
ラッチするラッチ回路と、該ラッチ回路の出力に基づい
て前記フォワード出力制御パルスのパルス幅を定める演
算回路と、該演算回路の出力に従ったパルス幅で前記出
力制御パルスに同期したパルス列を出力するＰＷＭ回路
とを備えることを特徴とするものである。
本発明の第３の手段は、前記フォワード出力制御手段
は、前記検出結果を所定値と比較するコンパレータと、
該コンパレータの出力を前記出力制御パルスに同期して
ラッチするラッチ回路と、該ラッチ回路の出力に基づい
て前記フォワード出力制御パルスのパルス幅を定める演
算回路と、該演算回路の出力に従ったパルス幅で前記出
力制御パルスに同期したパルス列を出力するＰＷＭ回路
とを備えることを特徴とするものである。
【０００９】
【作用】本発明の第１の手段によれは、変圧器の一次側
のスイッチング手段を出力制御パルスを用いて制御する
メインのデジタル制御回路内に設けられたフォワード出
力制御手段が、フォワード方式の出力回路の出力電圧を
検出する検出手段の検出結果を用いて、出力制御パルス
に同期したフォワード出力制御パルスを出力し、このフ
ォワード出力制御パルスに従ってスイッチング手段が変
圧器の二次側からフォワード方式の出力回路に入力する
電力を制御する。
のスイッチング手段を出力制御パルスを用いて制御する
メインのデジタル制御回路内に設けられたフォワード出
力制御手段が、フォワード方式の出力回路の出力電圧を
検出する検出手段の検出結果を用いて、出力制御パルス
に同期したフォワード出力制御パルスを出力し、このフ
ォワード出力制御パルスに従ってスイッチング手段が変
圧器の二次側からフォワード方式の出力回路に入力する
電力を制御する。
【００１０】本発明の第２の手段によれば、電圧重畳手
段が検出された出力電圧にチョークコイルに入力する電
圧を重畳し、さらに位相補償手段が先に重畳された電圧
の位相を変化させ、この位相が変化した電圧を検出結果
としてフォワード出力制御手段に出力する。
段が検出された出力電圧にチョークコイルに入力する電
圧を重畳し、さらに位相補償手段が先に重畳された電圧
の位相を変化させ、この位相が変化した電圧を検出結果
としてフォワード出力制御手段に出力する。
【００１１】本発明の第３の手段によれば、フォワード
出力制御手段において、コンパレータが検出結果を所定
値と比較し、その比較結果をラッチ回路が出力制御パル
スに同期してラッチし、演算回路がラッチ回路の出力に
基づいてフォワード出力制御パルスのパルス幅を決定
し、この決定されたパルス幅でＰＷＭ回路が出力制御パ
ルスに同期したパルス列を出力する。
出力制御手段において、コンパレータが検出結果を所定
値と比較し、その比較結果をラッチ回路が出力制御パル
スに同期してラッチし、演算回路がラッチ回路の出力に
基づいてフォワード出力制御パルスのパルス幅を決定
し、この決定されたパルス幅でＰＷＭ回路が出力制御パ
ルスに同期したパルス列を出力する。
【００１２】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１３】図１は本発明の一実施例の構成を示す回路
図である。図１において、１は交流電源、２は整流ダイ
オード、３は平滑コンデンサ、４は共振用コデンサ、５
はスイッチングトランジスタ、６はスイッチングトラン
ジスタ５の駆動回路、７は負荷にエネルギーを伝達する
トランス、８はスイッングトランジスタ５の駆動用トラ
ンス、９はコントロール回路３１に電源を供給するトラ
ンスである。
図である。図１において、１は交流電源、２は整流ダイ
オード、３は平滑コンデンサ、４は共振用コデンサ、５
はスイッチングトランジスタ、６はスイッチングトラン
ジスタ５の駆動回路、７は負荷にエネルギーを伝達する
トランス、８はスイッングトランジスタ５の駆動用トラ
ンス、９はコントロール回路３１に電源を供給するトラ
ンスである。
【００１４】また、１０〜１２は高圧コンデンサ、１３
は電流制限用抵抗、１４，１５は高圧ダイオード、１６
は高圧制御用トランジスタ、１７，１８は高圧検出抵抗
である。
は電流制限用抵抗、１４，１５は高圧ダイオード、１６
は高圧制御用トランジスタ、１７，１８は高圧検出抵抗
である。
【００１５】１９〜２１は整流ダイオード、２２，２３
は平滑用コンデンサ、２４はフォワード出力制御用スイ
ッチングトランジスタ、２５はフォワード出力制御用ス
イッチングトランジスタ２４の駆動回路、２６はチョー
クコイルである。２７はダイオード、２８，２９は平滑
コンデンサ、３０は三端子レギュレータである。
は平滑用コンデンサ、２４はフォワード出力制御用スイ
ッチングトランジスタ、２５はフォワード出力制御用ス
イッチングトランジスタ２４の駆動回路、２６はチョー
クコイルである。２７はダイオード、２８，２９は平滑
コンデンサ、３０は三端子レギュレータである。
【００１６】３１はデジタル回路で構成されたコントロ
ール回路である。このコントロール回路３１内には、コ
ンパレータ３１１と、このコンパレータ３１１の出力を
出力制御パルスＭＰＷＭに同期してラッチするラッチ回
路３１２と、レジスタ，アップダウンカウンタ等により
構成される演算部３１３と、演算部３１３の出力に基づ
いたパルス幅で出力制御パルスＭＰＷＭに同期したパル
ス列を出力するＰＷＭ部３１４とからなるフォワード出
力制御部が設けられている。
ール回路である。このコントロール回路３１内には、コ
ンパレータ３１１と、このコンパレータ３１１の出力を
出力制御パルスＭＰＷＭに同期してラッチするラッチ回
路３１２と、レジスタ，アップダウンカウンタ等により
構成される演算部３１３と、演算部３１３の出力に基づ
いたパルス幅で出力制御パルスＭＰＷＭに同期したパル
ス列を出力するＰＷＭ部３１４とからなるフォワード出
力制御部が設けられている。
【００１７】４２はフォワード出力電圧検出回路であ
る。このフォワード出力電圧検出回路４２は、出力電圧
検出用の抵抗４０，４１と、出力電圧にチョークコイル
２６に入力する電圧を重畳するための抵抗３２およびコ
ンデンサ３３と、位相を進ませるコンデンサ３９と、フ
ィルタ回路を形成する抵抗３４〜３６およびコンデンサ
３７，３８によって構成されている。４７〜４９は負荷
に電力を供給する出力端子である。
る。このフォワード出力電圧検出回路４２は、出力電圧
検出用の抵抗４０，４１と、出力電圧にチョークコイル
２６に入力する電圧を重畳するための抵抗３２およびコ
ンデンサ３３と、位相を進ませるコンデンサ３９と、フ
ィルタ回路を形成する抵抗３４〜３６およびコンデンサ
３７，３８によって構成されている。４７〜４９は負荷
に電力を供給する出力端子である。
【００１８】以上のように構成された本実施例では、交
流電圧１が印加されると、コントロール回路３１からト
ランス８を介して出力制御パルスＭＰＷＭがスイッチン
グトランジスタ５の駆動回路６に供給され、スイッチン
グトランジスタ５がスイッチング動作を行い、出力端子
４７〜４９に接続された負荷が必要とするエネルギーを
トランス７を介してこれらの負荷に供給する。
流電圧１が印加されると、コントロール回路３１からト
ランス８を介して出力制御パルスＭＰＷＭがスイッチン
グトランジスタ５の駆動回路６に供給され、スイッチン
グトランジスタ５がスイッチング動作を行い、出力端子
４７〜４９に接続された負荷が必要とするエネルギーを
トランス７を介してこれらの負荷に供給する。
【００１９】低圧のフライバック出力回路の出力端子４
８から負荷に供給される電圧は、その負荷が必要とする
電圧となるようにコントロール回路３１により制御され
る。また、出力端子４７から負荷に供給される電圧は、
高圧制御用トランジスタ１６をコントロール回路３１が
制御することによって制御される。以上の動作は従来例
と同様である。
８から負荷に供給される電圧は、その負荷が必要とする
電圧となるようにコントロール回路３１により制御され
る。また、出力端子４７から負荷に供給される電圧は、
高圧制御用トランジスタ１６をコントロール回路３１が
制御することによって制御される。以上の動作は従来例
と同様である。
【００２０】低圧のフォワード出力回路の出力端子４９
から負荷に供給される電圧は、フォワード出力電圧検出
回路部４２で検出され、その検出された電圧をコントロ
ール回路３１内部のコンパレータ３１１で検出し、ＰＷ
Ｍのパルス幅を変化させ、制御用のスイッチングトラン
ジスタ２４を制御することによって制御されている。本
実施例の特徴は、この出力端子４９から出力されるフォ
ワード出力電圧の制御装置にある。すなわち、低圧のフ
ォワード出力制御部を、デジタル制御回路で構成し、そ
れをコントロール回路３１内に配置して、コントロール
回路３１内部でメイン制御回路から出力される出力制御
パルスＭＰＷＭと同期させ、制御用スイッチングトラン
ジスタ２４を制御することにある。
から負荷に供給される電圧は、フォワード出力電圧検出
回路部４２で検出され、その検出された電圧をコントロ
ール回路３１内部のコンパレータ３１１で検出し、ＰＷ
Ｍのパルス幅を変化させ、制御用のスイッチングトラン
ジスタ２４を制御することによって制御されている。本
実施例の特徴は、この出力端子４９から出力されるフォ
ワード出力電圧の制御装置にある。すなわち、低圧のフ
ォワード出力制御部を、デジタル制御回路で構成し、そ
れをコントロール回路３１内に配置して、コントロール
回路３１内部でメイン制御回路から出力される出力制御
パルスＭＰＷＭと同期させ、制御用スイッチングトラン
ジスタ２４を制御することにある。
【００２１】以下、このフォワード出力制御について図
面を用いて説明する。図２は図１に示した各部ａ〜ｄに
おける電圧の波形を示したものである。
面を用いて説明する。図２は図１に示した各部ａ〜ｄに
おける電圧の波形を示したものである。
【００２２】図１および図２を用いてフォワード出力電
圧検出回路４２の動作について説明する。
圧検出回路４２の動作について説明する。
【００２３】図１のａ点には、ＰＷＭ部３１４から出力
されるフォワード出力制御パルスに従って動作するスイ
ッチングトランジスタ２４の出力が現れる。そして、コ
ンデンサ２３で平滑化された出力電圧は抵抗４０，４１
によって検出される。この検出された出力電圧に、抵抗
３２およびコンデンサ３３を用いてａ点でのパルス状の
電圧を重畳する。このことによって、出力電圧が基準電
圧Ｖref に対して反転する時期が早まるとともに、ラッ
チ回路３１２のラッチ時におけるコンパレータ３１１の
ハイ／ローの動作が確実なものとなる。
されるフォワード出力制御パルスに従って動作するスイ
ッチングトランジスタ２４の出力が現れる。そして、コ
ンデンサ２３で平滑化された出力電圧は抵抗４０，４１
によって検出される。この検出された出力電圧に、抵抗
３２およびコンデンサ３３を用いてａ点でのパルス状の
電圧を重畳する。このことによって、出力電圧が基準電
圧Ｖref に対して反転する時期が早まるとともに、ラッ
チ回路３１２のラッチ時におけるコンパレータ３１１の
ハイ／ローの動作が確実なものとなる。
【００２４】このようにして得られた図１のｂ点の電圧
の位相をコンデンサ３９を用いて進ませる。ここで進相
コンデンサ３９を設けた理由は、もしこの進相コンデン
サ３９がないとすれば、出力端子４９に接続された負荷
が軽減したときに、出力電圧のアップ／ダウン周期が極
端に遅くなり、Ｖref に対する出力電圧のオーバーして
いる時間が長くなり、この結果として、ＰＷＭのＯＮパ
ルス幅がどんどん絞られていき、最終的にＯＮパルス幅
がゼロとなって間欠発振が生じる可能性があるからであ
る。
の位相をコンデンサ３９を用いて進ませる。ここで進相
コンデンサ３９を設けた理由は、もしこの進相コンデン
サ３９がないとすれば、出力端子４９に接続された負荷
が軽減したときに、出力電圧のアップ／ダウン周期が極
端に遅くなり、Ｖref に対する出力電圧のオーバーして
いる時間が長くなり、この結果として、ＰＷＭのＯＮパ
ルス幅がどんどん絞られていき、最終的にＯＮパルス幅
がゼロとなって間欠発振が生じる可能性があるからであ
る。
【００２５】このコンデンサ３９によって位相を進ませ
た電圧は、さらに制御状態を安定化させるために設けら
れた抵抗３４〜３６およびコンデンサ３７，３８で構成
されるフィルタ回路を介してコンパレータ３１１に出力
される。
た電圧は、さらに制御状態を安定化させるために設けら
れた抵抗３４〜３６およびコンデンサ３７，３８で構成
されるフィルタ回路を介してコンパレータ３１１に出力
される。
【００２６】次に、コントロール回路３１内に設けられ
たフォワード出力制御部の動作について説明する。フォ
ワード出力電圧検出回路４２によって検出された電圧
は、コンパレータ３１１によって基準電圧Ｖref と比較
される。このコンパレータ３１１の出力（ハイ／ロー）
は、出力制御パルスＭＰＷＭの周期毎にラッチ回路３１
２によりラッチされる。ラッチ回路３１２の出力は、演
算部３１３において、ＯＮパルスの幅を決めるＯＮレジ
スタに加算され、さらに出力制御パルスＭＰＷＭの変化
量と比較される。この比較結果に基づいて演算部３１３
はアップダウンカウンタ等を用いてパルス幅を定める。
このようにして決定されたパルス幅でＰＷＭ部３１４
は、出力制御パルスＭＰＷＭに同期したパルス列を、ス
イッチングトランジスタ２４のドライバ回路２５にフォ
ワード出力制御パルスとして出力する。
たフォワード出力制御部の動作について説明する。フォ
ワード出力電圧検出回路４２によって検出された電圧
は、コンパレータ３１１によって基準電圧Ｖref と比較
される。このコンパレータ３１１の出力（ハイ／ロー）
は、出力制御パルスＭＰＷＭの周期毎にラッチ回路３１
２によりラッチされる。ラッチ回路３１２の出力は、演
算部３１３において、ＯＮパルスの幅を決めるＯＮレジ
スタに加算され、さらに出力制御パルスＭＰＷＭの変化
量と比較される。この比較結果に基づいて演算部３１３
はアップダウンカウンタ等を用いてパルス幅を定める。
このようにして決定されたパルス幅でＰＷＭ部３１４
は、出力制御パルスＭＰＷＭに同期したパルス列を、ス
イッチングトランジスタ２４のドライバ回路２５にフォ
ワード出力制御パルスとして出力する。
【００２７】このように本実施例のようにして低圧のフ
ォワード出力を制御すれば、メインのフライバック制御
と同様にデジタルコントロール回路を用いて制御が行え
るため、従来例のようにフォワード出力制御回路をコン
トロール回路３１とは別に外部に構成する必要がなくな
る。これにより、電源装置の小型化、低コスト化および
高信頼性を実現することができる。
ォワード出力を制御すれば、メインのフライバック制御
と同様にデジタルコントロール回路を用いて制御が行え
るため、従来例のようにフォワード出力制御回路をコン
トロール回路３１とは別に外部に構成する必要がなくな
る。これにより、電源装置の小型化、低コスト化および
高信頼性を実現することができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
メインのコントロール回路とは別に、外部に出力電圧の
制御回路を構成する必要がなくなり、電源装置の小型
化、低コスト化および高信頼性を図ることができる。
メインのコントロール回路とは別に、外部に出力電圧の
制御回路を構成する必要がなくなり、電源装置の小型
化、低コスト化および高信頼性を図ることができる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】図１の各部の電圧波形を示した波形図である。
【図３】従来の電源装置の構成を示す回路図である。
１ 交流電源 ２ 整流ダイオード ３ 平滑コンデンサ ４ 共振用コンデンサ ５ スイッチングトランジスタ ６ スイッチングトランジスタ５の駆動回路 ７ トランス ８ スイッチングトランジスタ５の駆動用トランス ９ トランス １０〜１２ 高圧コンデンサ １３ 電流制限用抵抗 １４，１５ 高圧ダイオード １６ 高圧制御用トランジスタ １７，１８ 高圧検出抵抗 １９〜２１ 整流ダイオード ２２，２３ 平滑用コンデンサ ２４ スイッチングトランジスタ ２５ スイッチングトランジスタ２４の駆動回路 ２６ チョークコイル ２７ ダイオード ２８，２９ 平滑コンデンサ ３０ 三端子レギュレータ ３１ コントロール回路 ４２ フォワード出力電圧検出回路 ４７〜４９ 出力端子 ３１１ コンパレータ ３１２ ラッチ回路 ３１３ 演算部 ３１４ ＰＷＭ部
Claims (3)
- 【請求項１】 変圧器の二次側にフライバック方式の出
力回路とフォワード方式の出力回路とが並設され、前記
フライバック方式の出力回路の出力電圧があらかじめ定
められた電圧になるように、デジタル制御回路が出力制
御パルスを用いて前記変圧器の一次側のスイッチング手
段を制御する電圧共振型の電源装置において、 前記フォワード方式の出力回路の出力電圧を検出する検
出手段と、 該検出手段の検出結果を入力し、当該検出結果が所定値
となるように前記出力制御パルスに同期したフォワード
出力制御パルスを出力する、前記デジタル制御回路内に
設けられたフォワード出力制御手段と、 前記フォワード出力制御パルスに従って前記変圧器の二
次側から前記フォワード方式の出力回路に入力する電力
を制御するスイッチング手段とを具備することを特徴と
する電源装置。 - 【請求項２】 前記検出手段は、検出された出力電圧に
前記フォワード式の出力回路のチョークコイルに入力す
る電圧を重畳する電圧重畳手段と、当該重畳された電圧
の位相を変化させる位相補償手段とをさらに具備するこ
とを特徴とする請求項１に記載の電源装置。 - 【請求項３】 前記フォワード出力制御手段は、前記検
出結果を所定値と比較するコンパレータと、該コンパレ
ータの出力を前記出力制御パルスに同期してラッチする
ラッチ回路と、該ラッチ回路の出力に基づいて前記フォ
ワード出力制御パルスのパルス幅を定める演算回路と、
該演算回路の出力に従ったパルス幅で前記出力制御パル
スに同期したパルス列を出力するＰＷＭ回路とを備える
ことを特徴とする請求項１または請求項２に記載の電源
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12844695A JPH08322258A (ja) | 1995-05-26 | 1995-05-26 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12844695A JPH08322258A (ja) | 1995-05-26 | 1995-05-26 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08322258A true JPH08322258A (ja) | 1996-12-03 |
Family
ID=14984926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12844695A Pending JPH08322258A (ja) | 1995-05-26 | 1995-05-26 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08322258A (ja) |
-
1995
- 1995-05-26 JP JP12844695A patent/JPH08322258A/ja active Pending
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