JPH0830578A - Ｖｈｄｌハードウェアシミュレータ - Google Patents
ＶｈｄｌハードウェアシミュレータInfo
- Publication number
- JPH0830578A JPH0830578A JP16776794A JP16776794A JPH0830578A JP H0830578 A JPH0830578 A JP H0830578A JP 16776794 A JP16776794 A JP 16776794A JP 16776794 A JP16776794 A JP 16776794A JP H0830578 A JPH0830578 A JP H0830578A
- Authority
- JP
- Japan
- Prior art keywords
- vhdl
- arithmetic
- switch
- description
- behavioral description
- Prior art date
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- Withdrawn
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- 230000006870 function Effects 0.000 claims abstract description 8
- 230000003542 behavioural effect Effects 0.000 claims description 25
- 238000004088 simulation Methods 0.000 abstract description 6
- 238000004364 calculation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】
【目的】 複数のプロセッサで演算された結果をスイッ
チにより直接各プロセッサに転送するようにしてＶＨＤ
Ｌハードウェア記述言語のシミュレーション速度の向上
を図ること。 【構成】 インタフェース制御部２は、外部端末１１と
のインタフェース機能を有し、実行用コマンド、ＶＨＤ
Ｌ動作記述データの識別を行って、ＶＨＤＬ動作記述を
機能ブロック単位に共通バス８を介して転送すると共
に、ＶＨＤＬ動作記述の機能ブロック間の接続情報を転
送する。演算ユニット３−１〜３−ｎは、前記共通バス
でマルチ接続され、転送されてきた前記ＶＨＤＬ動作記
述を受け、前記ＶＨＤＬ動作記述を格納するメモリ５と
あらかじめ定められた演算を行うプロセッサ６と該演算
結果を格納するためのレジスタ５とより構成される。ス
イッチ４は、前記インタフェース制御部から転送されて
きた前記ＶＨＤＬ動作記述の機能ブロック間の接続情報
にもとづいて前記複数の演算ユニット間を接続し、各演
算ユニットのレジスタより演算結果を受信して接続先の
演算ユニットへ結果を転送する。
チにより直接各プロセッサに転送するようにしてＶＨＤ
Ｌハードウェア記述言語のシミュレーション速度の向上
を図ること。 【構成】 インタフェース制御部２は、外部端末１１と
のインタフェース機能を有し、実行用コマンド、ＶＨＤ
Ｌ動作記述データの識別を行って、ＶＨＤＬ動作記述を
機能ブロック単位に共通バス８を介して転送すると共
に、ＶＨＤＬ動作記述の機能ブロック間の接続情報を転
送する。演算ユニット３−１〜３−ｎは、前記共通バス
でマルチ接続され、転送されてきた前記ＶＨＤＬ動作記
述を受け、前記ＶＨＤＬ動作記述を格納するメモリ５と
あらかじめ定められた演算を行うプロセッサ６と該演算
結果を格納するためのレジスタ５とより構成される。ス
イッチ４は、前記インタフェース制御部から転送されて
きた前記ＶＨＤＬ動作記述の機能ブロック間の接続情報
にもとづいて前記複数の演算ユニット間を接続し、各演
算ユニットのレジスタより演算結果を受信して接続先の
演算ユニットへ結果を転送する。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＨＤＬ（Ｖｅｒｙ
Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｎｉｔ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｌａｎｇｕａｇｅ）ハードウェアシミュレータに関
し、特にＶＨＤＬハードウェア記述言語のシミュレーシ
ョンの高速化に関するものである。
Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｎｉｔ Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ
Ｌａｎｇｕａｇｅ）ハードウェアシミュレータに関
し、特にＶＨＤＬハードウェア記述言語のシミュレーシ
ョンの高速化に関するものである。
【０００２】
【従来の技術】従来のＶＨＤＬハードウェアシミュレー
タは、図２に示すように、バス上に接続された複数のプ
ロセッサ１０１間のデータ転送を実現するために、共通
バス１００を介してソフトウェアの通信手段により転送
していた。
タは、図２に示すように、バス上に接続された複数のプ
ロセッサ１０１間のデータ転送を実現するために、共通
バス１００を介してソフトウェアの通信手段により転送
していた。
【０００３】
【発明が解決しようとする課題】従来のＶＨＤＬハード
ウェアシミュレータは、各プロセッサ間を共通バス１０
０により接続され、各プロセッサでの演算結果の受け渡
しはソフトウェアを介在して実現されているため、高速
なシミュレーションを行うことが困難であった。
ウェアシミュレータは、各プロセッサ間を共通バス１０
０により接続され、各プロセッサでの演算結果の受け渡
しはソフトウェアを介在して実現されているため、高速
なシミュレーションを行うことが困難であった。
【０００４】そこで、本発明の課題は、複数のプロセッ
サで演算された結果をスイッチにより直接各プロセッサ
に転送するようにしてＶＨＤＬハードウェア記述言語の
シミュレーション速度の向上を図ることにある。
サで演算された結果をスイッチにより直接各プロセッサ
に転送するようにしてＶＨＤＬハードウェア記述言語の
シミュレーション速度の向上を図ることにある。
【０００５】
【課題を解決するための手段】本発明は、ＶＨＤＬハー
ドウェア記述言語で記述されたハードウェアをシミュレ
ーションする装置に関し、外部端末とのインタフェース
機能を有し、実行用コマンド、ＶＨＤＬ動作記述データ
の識別を行って、ＶＨＤＬ動作記述を機能ブロック単位
に共通バスを介して転送すると共に、ＶＨＤＬ動作記述
の機能ブロック間の接続情報を転送するインタフェース
制御部と、前記共通バスでマルチ接続され、転送されて
きた前記ＶＨＤＬ動作記述を受け、前記ＶＨＤＬ動作記
述を格納するメモリとあらかじめ定められた演算を行う
プロセッサと該演算結果を格納するためのレジスタとよ
り構成される複数の演算ユニットと、前記インタフェー
ス制御部から転送されてきた前記ＶＨＤＬ動作記述の機
能ブロック間の接続情報にもとづいて前記複数の演算ユ
ニット間を接続し、各演算ユニットのレジスタより演算
結果を受信して接続先の演算ユニットへ結果を転送する
スイッチとから構成されることを特徴としたＶＨＤＬハ
ードウェアシミュレータである。
ドウェア記述言語で記述されたハードウェアをシミュレ
ーションする装置に関し、外部端末とのインタフェース
機能を有し、実行用コマンド、ＶＨＤＬ動作記述データ
の識別を行って、ＶＨＤＬ動作記述を機能ブロック単位
に共通バスを介して転送すると共に、ＶＨＤＬ動作記述
の機能ブロック間の接続情報を転送するインタフェース
制御部と、前記共通バスでマルチ接続され、転送されて
きた前記ＶＨＤＬ動作記述を受け、前記ＶＨＤＬ動作記
述を格納するメモリとあらかじめ定められた演算を行う
プロセッサと該演算結果を格納するためのレジスタとよ
り構成される複数の演算ユニットと、前記インタフェー
ス制御部から転送されてきた前記ＶＨＤＬ動作記述の機
能ブロック間の接続情報にもとづいて前記複数の演算ユ
ニット間を接続し、各演算ユニットのレジスタより演算
結果を受信して接続先の演算ユニットへ結果を転送する
スイッチとから構成されることを特徴としたＶＨＤＬハ
ードウェアシミュレータである。
【０００６】なお、前記スイッチは、前記インタフェー
ス制御部からの前記ＶＨＤＬ動作記述の機能ブロック間
の接続情報にもとづいて前記各演算ユニットを接続する
ための時分割スイッチと、前記複数の演算ユニットのそ
れぞれと前記時分割スイッチとの間に接続されて各演算
ユニットからの信号を多重化する複数のマルチプレクサ
とから成る。
ス制御部からの前記ＶＨＤＬ動作記述の機能ブロック間
の接続情報にもとづいて前記各演算ユニットを接続する
ための時分割スイッチと、前記複数の演算ユニットのそ
れぞれと前記時分割スイッチとの間に接続されて各演算
ユニットからの信号を多重化する複数のマルチプレクサ
とから成る。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のＶＨＤＬハードウェアシ
ミュレータのブロック図である。ＶＨＤＬハードウェア
シミュレータ１は、インタフェース制御部２と、ｎ個の
演算ユニット３−１〜３−ｎと、スイッチ４とを有す
る。インタフェース制御部２は、外部端末１１とのイン
タフェース機能を有し、実行用コマンド、ＶＨＤＬ動作
記述データの識別を行い、ＶＨＤＬ動作記述を機能ブロ
ック単位に共通バス８を介して複数の演算ユニット３−
１〜３−ｎに転送すると共に、ＶＨＤＬ動作記述の機能
ブロック間の接続情報をスイッチ４に転送する。演算ユ
ニット３−１〜３−ｎは同じ構成を有し、演算ユニット
３−１について言えば、レジスタ５、プロセッサ６、メ
モリ７を有して、機能ブロック単位のＶＨＤＬ動作記述
を格納し、演算を行う。スイッチ４は、インタフェース
制御部２からの接続情報をもとに複数の演算ユニット間
を接続して演算結果を各演算ユニットに転送する。共通
バス８は、インタフェース制御部２と複数の演算ユニッ
ト３−１〜３−ｎ間でのデータ転送を行うためのもので
ある。
る。図１は本発明の一実施例のＶＨＤＬハードウェアシ
ミュレータのブロック図である。ＶＨＤＬハードウェア
シミュレータ１は、インタフェース制御部２と、ｎ個の
演算ユニット３−１〜３−ｎと、スイッチ４とを有す
る。インタフェース制御部２は、外部端末１１とのイン
タフェース機能を有し、実行用コマンド、ＶＨＤＬ動作
記述データの識別を行い、ＶＨＤＬ動作記述を機能ブロ
ック単位に共通バス８を介して複数の演算ユニット３−
１〜３−ｎに転送すると共に、ＶＨＤＬ動作記述の機能
ブロック間の接続情報をスイッチ４に転送する。演算ユ
ニット３−１〜３−ｎは同じ構成を有し、演算ユニット
３−１について言えば、レジスタ５、プロセッサ６、メ
モリ７を有して、機能ブロック単位のＶＨＤＬ動作記述
を格納し、演算を行う。スイッチ４は、インタフェース
制御部２からの接続情報をもとに複数の演算ユニット間
を接続して演算結果を各演算ユニットに転送する。共通
バス８は、インタフェース制御部２と複数の演算ユニッ
ト３−１〜３−ｎ間でのデータ転送を行うためのもので
ある。
【０００８】各演算ユニット３−１〜３−ｎにおいて、
メモリ７は、インタフェース制御部２から共通バス８を
介して転送されるＶＨＤＬ動作記述データを蓄積する。
レジスタ５は、演算結果の格納およびスイッチ４とのイ
ンタフェース機能を有する。プロセッサ６は、メモリ７
内のＶＨＤＬ動作記述データおよびスイッチ４を介して
転送される他演算ユニットからの演算結果をもとに演算
を行い、演算結果をレジスタ５に格納する。
メモリ７は、インタフェース制御部２から共通バス８を
介して転送されるＶＨＤＬ動作記述データを蓄積する。
レジスタ５は、演算結果の格納およびスイッチ４とのイ
ンタフェース機能を有する。プロセッサ６は、メモリ７
内のＶＨＤＬ動作記述データおよびスイッチ４を介して
転送される他演算ユニットからの演算結果をもとに演算
を行い、演算結果をレジスタ５に格納する。
【０００９】スイッチ４は、インタフェース制御部２か
らのＶＨＤＬ動作記述の機能ブロック間の接続情報によ
り電気的に各演算ユニットを接続するＴＤＳＷ（時分割
スイッチ）９と、各演算ユニット３−１〜３−ｎからの
電気信号を多重化するｎ個のマルチプレクサ１０−１〜
１０−ｎにより構成され、演算ユニットからの演算結果
は電気信号により接続された演算ユニットに直接転送す
る機能を有している。
らのＶＨＤＬ動作記述の機能ブロック間の接続情報によ
り電気的に各演算ユニットを接続するＴＤＳＷ（時分割
スイッチ）９と、各演算ユニット３−１〜３−ｎからの
電気信号を多重化するｎ個のマルチプレクサ１０−１〜
１０−ｎにより構成され、演算ユニットからの演算結果
は電気信号により接続された演算ユニットに直接転送す
る機能を有している。
【００１０】本シミュレータは、外部端末１１より、Ｖ
ＨＤＬ動作記述を受信すると、インタフェース制御部２
で、機能ブロック単位のＶＨＤＬ動作記述とＶＨＤＬ動
作記述の機能ブロック間の接続情報を抽出し、機能ブロ
ック単位のＶＨＤＬ動作記述データは、共通バス８を介
して演算ユニット３−１〜３−ｎにそれぞれ転送され
る。ＶＨＤＬ動作記述の機能ブロック間の接続情報は、
スイッチ４に転送され、ＴＤＳＷ９が設定される。
ＨＤＬ動作記述を受信すると、インタフェース制御部２
で、機能ブロック単位のＶＨＤＬ動作記述とＶＨＤＬ動
作記述の機能ブロック間の接続情報を抽出し、機能ブロ
ック単位のＶＨＤＬ動作記述データは、共通バス８を介
して演算ユニット３−１〜３−ｎにそれぞれ転送され
る。ＶＨＤＬ動作記述の機能ブロック間の接続情報は、
スイッチ４に転送され、ＴＤＳＷ９が設定される。
【００１１】設定完了後、外部端末１１からのシミュレ
ーションをスタートする指示をインタフェース制御部２
を経由して各演算ユニット３−１〜３−ｎに通知するこ
とにより、各演算ユニット３−１〜３−ｎが機能ブロッ
ク単位にＶＨＤＬ動作記述を演算し、演算結果は、レジ
スタ５を介してスイッチ４に電気信号として送信され
る。スイッチ４は、受信した電気信号をすでに設定され
ている経路で演算ユニットに転送する。スイッチ４から
電気信号を受信した演算ユニットは、その電気信号をも
とに演算を行い、全ての演算が完了するまで、上記の動
作が繰り返し行われる。演算が終了すると、その結果を
インタフェース制御部２を介して外部端末１１に送信す
る。
ーションをスタートする指示をインタフェース制御部２
を経由して各演算ユニット３−１〜３−ｎに通知するこ
とにより、各演算ユニット３−１〜３−ｎが機能ブロッ
ク単位にＶＨＤＬ動作記述を演算し、演算結果は、レジ
スタ５を介してスイッチ４に電気信号として送信され
る。スイッチ４は、受信した電気信号をすでに設定され
ている経路で演算ユニットに転送する。スイッチ４から
電気信号を受信した演算ユニットは、その電気信号をも
とに演算を行い、全ての演算が完了するまで、上記の動
作が繰り返し行われる。演算が終了すると、その結果を
インタフェース制御部２を介して外部端末１１に送信す
る。
【００１２】
【発明の効果】以上説明したように本発明は、ＶＨＤＬ
ハードウェア言語で記述を機能ブロック単位に複数の演
算ユニットに割り当て、演算し、演算結果をソフトウェ
アのデータ転送手順なしに、他の演算ユニットに転送す
ることにより高速なシミュレーションを可能としてい
る。
ハードウェア言語で記述を機能ブロック単位に複数の演
算ユニットに割り当て、演算し、演算結果をソフトウェ
アのデータ転送手順なしに、他の演算ユニットに転送す
ることにより高速なシミュレーションを可能としてい
る。
【図１】本発明によるＶＨＤＬハードウェアシミュレー
タの構成図である。
タの構成図である。
【図２】従来のＶＨＤＬハードウェアシミュレータの構
成図である。
成図である。
１ ＶＨＤＬハードウェアシミュレータ ２ インタフェース制御部 ３−１〜３−ｎ 演算ユニット ４ スイッチ ５ レジスタ ６ プロセッサ ７ メモリ ８ 共通バス ９ ＴＤＳＷ １０−１〜１０−ｎ マルチプレクサ １１ 外部端末 １００ 共通バス １０１ プロセッサ
Claims (3)
- 【請求項１】 ＶＨＤＬハードウェア記述言語で記述さ
れたハードウェアをシミュレーションする装置におい
て、 外部端末とのインタフェース機能を有し、実行用コマン
ド、ＶＨＤＬ動作記述データの識別を行って、ＶＨＤＬ
動作記述を機能ブロック単位に共通バスを介して転送す
ると共に、ＶＨＤＬ動作記述の機能ブロック間の接続情
報を転送するインタフェース制御部と、 前記共通バスでマルチ接続され、転送されてきた前記Ｖ
ＨＤＬ動作記述を受け、前記ＶＨＤＬ動作記述を格納す
るメモリとあらかじめ定められた演算を行うプロセッサ
と該演算結果を格納するためのレジスタとより構成され
る複数の演算ユニットと、 前記インタフェース制御部から転送されてきた前記ＶＨ
ＤＬ動作記述の機能ブロック間の接続情報にもとづいて
前記複数の演算ユニット間を接続し、各演算ユニットの
レジスタより演算結果を受信して接続先の演算ユニット
へ結果を転送するスイッチ、とから構成されることを特
徴としたＶＨＤＬハードウェアシミュレータ。 - 【請求項２】 請求項１記載のＶＨＤＬハードウェアシ
ミュレータにおいて、前記スイッチは、前記インタフェ
ース制御部からの前記ＶＨＤＬ動作記述の機能ブロック
間の接続情報にもとづいて前記各演算ユニットを接続す
るための時分割スイッチと、前記複数の演算ユニットの
それぞれと前記時分割スイッチとの間に接続されて各演
算ユニットからの信号を多重化する複数のマルチプレク
サとから成ることを特徴とするＶＨＤＬハードウェアシ
ミュレータ。 - 【請求項３】 請求項１あるいは２記載のＶＨＤＬハー
ドウェアシミュレータにおいて、前記プロセッサは、前
記メモリ内のＶＨＤＬ動作記述データおよび前記スイッ
チを介して転送される他演算ユニットからの演算結果を
もとに演算を行い、演算結果を前記レジスタに格納する
ものであることを特徴とするＶＨＤＬハードウェアシミ
ュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776794A JPH0830578A (ja) | 1994-07-20 | 1994-07-20 | Ｖｈｄｌハードウェアシミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776794A JPH0830578A (ja) | 1994-07-20 | 1994-07-20 | Ｖｈｄｌハードウェアシミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0830578A true JPH0830578A (ja) | 1996-02-02 |
Family
ID=15855729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16776794A Withdrawn JPH0830578A (ja) | 1994-07-20 | 1994-07-20 | Ｖｈｄｌハードウェアシミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830578A (ja) |
-
1994
- 1994-07-20 JP JP16776794A patent/JPH0830578A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |