JPH08292893A - プログラム切換回路 - Google Patents
プログラム切換回路Info
- Publication number
- JPH08292893A JPH08292893A JP7123163A JP12316395A JPH08292893A JP H08292893 A JPH08292893 A JP H08292893A JP 7123163 A JP7123163 A JP 7123163A JP 12316395 A JP12316395 A JP 12316395A JP H08292893 A JPH08292893 A JP H08292893A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cpu
- reset
- program
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵが暴走しても、人間を介在させずに装
置を復旧するプログラム切換回路を提供する。 【構成】 ウオッチドッグタイマ１がＣＰＵ８の暴走を
検知すると、検知信号をリセット回路２とカウント回路
３に出力し、リセット回路２がリセット信号を出力して
ＣＰＵ８をリセットするとともに、カウント回路３は１
カウントずつカウントアップし、デコード回路４はカウ
ント回路３のカウント値をデコードして選択信号を出力
し、異なるプログラムを格納した複数の記憶部を持つプ
ログラム格納部６の前記選択信号が入力された記憶部に
格納されたプログラムをＣＰＵ８に取り込ませ、リセッ
トを解除してＣＰＵ８の動作を開始する。
置を復旧するプログラム切換回路を提供する。 【構成】 ウオッチドッグタイマ１がＣＰＵ８の暴走を
検知すると、検知信号をリセット回路２とカウント回路
３に出力し、リセット回路２がリセット信号を出力して
ＣＰＵ８をリセットするとともに、カウント回路３は１
カウントずつカウントアップし、デコード回路４はカウ
ント回路３のカウント値をデコードして選択信号を出力
し、異なるプログラムを格納した複数の記憶部を持つプ
ログラム格納部６の前記選択信号が入力された記憶部に
格納されたプログラムをＣＰＵ８に取り込ませ、リセッ
トを解除してＣＰＵ８の動作を開始する。
Description
【０００１】
【産業上の利用分野】この発明は、遠隔での制御あるい
は無人の場所に設置する装置において、プログラムの異
常によるＣＰＵの暴走を短時間で復旧させるプログラム
切替回路についてのものである。
は無人の場所に設置する装置において、プログラムの異
常によるＣＰＵの暴走を短時間で復旧させるプログラム
切替回路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるＣＰＵ回路の構成
を図３に示す。図３の１１はＣＰＵ、１２はウオッチド
ッグタイマ、１３はＲＯＭ、１４は表示器である。図３
で、ＲＯＭ１３には実行するプログラムが格納されてい
る。ＣＰＵ１１はＲＯＭ１３にあらかじめ格納されてい
るプログラムを読み出し、図示を省略した外部機器を動
作させる。ウオッチドッグタイマ１２は、プログラムを
実行するＣＰＵ１１の暴走を検出するため、ＣＰＵ１１
の動作を監視する。表示器１４はウオッチドッグタイマ
１２が暴走を検出すると、それを表示する。
を図３に示す。図３の１１はＣＰＵ、１２はウオッチド
ッグタイマ、１３はＲＯＭ、１４は表示器である。図３
で、ＲＯＭ１３には実行するプログラムが格納されてい
る。ＣＰＵ１１はＲＯＭ１３にあらかじめ格納されてい
るプログラムを読み出し、図示を省略した外部機器を動
作させる。ウオッチドッグタイマ１２は、プログラムを
実行するＣＰＵ１１の暴走を検出するため、ＣＰＵ１１
の動作を監視する。表示器１４はウオッチドッグタイマ
１２が暴走を検出すると、それを表示する。
【０００３】
【発明が解決しようとする課題】一般に、プログラムに
より動作する装置において、その装置の動作能力を向上
させるために、プログラムの機能を向上させて元の装置
に組み込むいわゆるバージョンアップを行うことがあ
る。しかし、バージョンアップする場合、装置のハード
ウェアとの整合性に問題があると、プログラムを実行す
るＣＰＵが暴走することがある。
より動作する装置において、その装置の動作能力を向上
させるために、プログラムの機能を向上させて元の装置
に組み込むいわゆるバージョンアップを行うことがあ
る。しかし、バージョンアップする場合、装置のハード
ウェアとの整合性に問題があると、プログラムを実行す
るＣＰＵが暴走することがある。
【０００４】図３の構成で、プログラムの異常によりＣ
ＰＵ１１が暴走した場合の回復手段としては、表示器１
４がウオッチドッグタイマ１２により暴走を検出したこ
とを表示すると、使用者はＣＰＵ１１を停止させ、外部
からリセット信号を送り初期化したり、電源を投入し直
したりしていた。この発明は、ＣＰＵが暴走しても、人
間を介在させずに装置を復旧するプログラム切換回路を
提供することを目的とする。
ＰＵ１１が暴走した場合の回復手段としては、表示器１
４がウオッチドッグタイマ１２により暴走を検出したこ
とを表示すると、使用者はＣＰＵ１１を停止させ、外部
からリセット信号を送り初期化したり、電源を投入し直
したりしていた。この発明は、ＣＰＵが暴走しても、人
間を介在させずに装置を復旧するプログラム切換回路を
提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するた
め、この発明は、ＣＰＵ８の動作を監視するウオッチド
ッグタイマ１と、ウオッチドッグタイマ１の出力を入力
とするリセット回路２と、ウオッチドッグタイマ１の出
力を入力とするカウント回路３と、カウント回路３の出
力を入力とするデコード回路４と、異なるプログラムを
格納した複数の記憶部を持ち、デコード回路４の各出力
を各記憶部の入力とするプログラム格納部６を備え、ウ
オッチドッグタイマ１がＣＰＵ８の暴走を検知すると、
検知信号をリセット回路２とカウント回路３に出力し、
リセット回路２がリセット信号を出力してＣＰＵ８をリ
セットするとともに、カウント回路３は１カウントずつ
カウントアップし、デコード回路４はカウント回路３の
カウント値をデコードして選択信号を出力し、プログラ
ム格納部６の前記選択信号が入力された記憶部に格納さ
れたプログラムをＣＰＵ８に取り込ませ、リセットを解
除してＣＰＵ８の動作を開始する。また、エンコード回
路５はカウント回路３の出力を入力とし、エンコードし
て表示器７に表示する。
め、この発明は、ＣＰＵ８の動作を監視するウオッチド
ッグタイマ１と、ウオッチドッグタイマ１の出力を入力
とするリセット回路２と、ウオッチドッグタイマ１の出
力を入力とするカウント回路３と、カウント回路３の出
力を入力とするデコード回路４と、異なるプログラムを
格納した複数の記憶部を持ち、デコード回路４の各出力
を各記憶部の入力とするプログラム格納部６を備え、ウ
オッチドッグタイマ１がＣＰＵ８の暴走を検知すると、
検知信号をリセット回路２とカウント回路３に出力し、
リセット回路２がリセット信号を出力してＣＰＵ８をリ
セットするとともに、カウント回路３は１カウントずつ
カウントアップし、デコード回路４はカウント回路３の
カウント値をデコードして選択信号を出力し、プログラ
ム格納部６の前記選択信号が入力された記憶部に格納さ
れたプログラムをＣＰＵ８に取り込ませ、リセットを解
除してＣＰＵ８の動作を開始する。また、エンコード回
路５はカウント回路３の出力を入力とし、エンコードし
て表示器７に表示する。
【０００６】
【作用】次に、この発明によるプログラム切り換え回路
の構成を図１に示す。図１の１はウオッチドッグタイ
マ、２はリセット回路、３はカウンタ、４はデコーダ、
５はエンコーダ、６はプログラム格納部、７は表示器、
８はＣＰＵである。
の構成を図１に示す。図１の１はウオッチドッグタイ
マ、２はリセット回路、３はカウンタ、４はデコーダ、
５はエンコーダ、６はプログラム格納部、７は表示器、
８はＣＰＵである。
【０００７】図１で、プログラム格納部６は例としてＲ
ＯＭ６Ａ〜６Ｄの４つの記憶部を備え、それぞれ異なる
プログラムが格納されており、初期状態では例としてＲ
ＯＭ６Ａに格納されたプログラムがＣＰＵ８で実行され
ているとする。
ＯＭ６Ａ〜６Ｄの４つの記憶部を備え、それぞれ異なる
プログラムが格納されており、初期状態では例としてＲ
ＯＭ６Ａに格納されたプログラムがＣＰＵ８で実行され
ているとする。
【０００８】次に、図１の動作を図２を参照して説明す
る。図２のＳ１で、ウオッチドッグタイマ１は図示を省
略したＣＰＵバスなどによりＣＰＵ８の動作を監視す
る。図２のＳ２で、ウオッチドッグタイマ１がＣＰＵ８
の暴走を検知すると、図２のＳ３で検知信号として１パ
ルスのパルス信号を出力する。
る。図２のＳ１で、ウオッチドッグタイマ１は図示を省
略したＣＰＵバスなどによりＣＰＵ８の動作を監視す
る。図２のＳ２で、ウオッチドッグタイマ１がＣＰＵ８
の暴走を検知すると、図２のＳ３で検知信号として１パ
ルスのパルス信号を出力する。
【０００９】つぎに、図２のＳ４で、リセット回路２は
ウオッチドッグタイマ１の出力を入力とし、ＣＰＵ８の
リセット端子にリセット信号を出力し、Ｓ５に示すよう
にＣＰＵ８をリセットするとともに、図２のＳ７で、カ
ウント回路３はウオッチドッグタイマ１の出力を入力と
し、検知信号１パルスごとに１ずつカウントアップし、
カウント値を出力する。例えばカウント回路３の初期値
を０とし、ＣＰＵ８が１回暴走すると１、さらに１回暴
走すると２となる。カウント値はリセット信号ではクリ
アされない。
ウオッチドッグタイマ１の出力を入力とし、ＣＰＵ８の
リセット端子にリセット信号を出力し、Ｓ５に示すよう
にＣＰＵ８をリセットするとともに、図２のＳ７で、カ
ウント回路３はウオッチドッグタイマ１の出力を入力と
し、検知信号１パルスごとに１ずつカウントアップし、
カウント値を出力する。例えばカウント回路３の初期値
を０とし、ＣＰＵ８が１回暴走すると１、さらに１回暴
走すると２となる。カウント値はリセット信号ではクリ
アされない。
【００１０】つぎに、図２のＳ８で、デコード回路４は
カウント回路３の出力を入力とし、入力されたカウント
値をデコードして選択信号を出力する。選択信号はその
うちの１本のみ有効になり、図２のＳ９でプログラム格
納部６のＲＯＭ６Ａ〜６Ｄのいずれかを選択する。デコ
ード回路４は例えば２ビットのカウンタで構成され、選
択信号は０→１→２→３→０……と巡回する。
カウント回路３の出力を入力とし、入力されたカウント
値をデコードして選択信号を出力する。選択信号はその
うちの１本のみ有効になり、図２のＳ９でプログラム格
納部６のＲＯＭ６Ａ〜６Ｄのいずれかを選択する。デコ
ード回路４は例えば２ビットのカウンタで構成され、選
択信号は０→１→２→３→０……と巡回する。
【００１１】図２のＳ１０で、選択されたＲＯＭに格納
されているプログラムは、ＣＰＵバスを介してＣＰＵ８
に読み込まれる。例えば、初期状態ではカウント値が
「０」なのでＲＯＭ６Ａが選択されている。暴走が１回
生じるとカウント値は「１」になり、ＲＯＭ６Ｂが選択
され、ＣＰＵ８はリセット解除後にＲＯＭ６Ｂのプログ
ラムで動作を始める。
されているプログラムは、ＣＰＵバスを介してＣＰＵ８
に読み込まれる。例えば、初期状態ではカウント値が
「０」なのでＲＯＭ６Ａが選択されている。暴走が１回
生じるとカウント値は「１」になり、ＲＯＭ６Ｂが選択
され、ＣＰＵ８はリセット解除後にＲＯＭ６Ｂのプログ
ラムで動作を始める。
【００１２】図２のＳ６で、一定時間経過後、ＣＰＵ８
のリセットを解除する。なお、リセット信号によりＣＰ
Ｕ８がリセットされている時間は、カウント回路３・デ
コード回路４が動作を完了する時間より十分長いものと
する。続いて図２のＳ１１で、ＣＰＵ８に読み込まれた
プログラムを実行し、図２のＳ１にもどる。
のリセットを解除する。なお、リセット信号によりＣＰ
Ｕ８がリセットされている時間は、カウント回路３・デ
コード回路４が動作を完了する時間より十分長いものと
する。続いて図２のＳ１１で、ＣＰＵ８に読み込まれた
プログラムを実行し、図２のＳ１にもどる。
【００１３】エンコード回路５はカウント回路３の出力
を入力とし、エンコード信号を表示器７に出力して、現
在選択されているＲＯＭあるいはプログラムを数字で表
示する。
を入力とし、エンコード信号を表示器７に出力して、現
在選択されているＲＯＭあるいはプログラムを数字で表
示する。
【００１４】
【発明の効果】この発明によれば、プログラムの異常に
よるＣＰＵの暴走が生じても、短時間で次のプログラム
を起動することができ、人間を介在せずに装置の復旧を
行うことができる。
よるＣＰＵの暴走が生じても、短時間で次のプログラム
を起動することができ、人間を介在せずに装置の復旧を
行うことができる。
【図１】この発明によるプログラム切換回路の構成図で
ある。
ある。
【図２】図２の動作を説明するフローチャートである。
【図３】従来技術によるＣＰＵ回路の構成図である。
１ ウオッチドッグタイマ ２ リセット回路 ３ カウント回路 ４ デコード回路 ５ エンコード回路 ６Ａ〜６Ｄ ＲＯＭ ７ 表示器 ８ ＣＰＵ ２１ ＣＰＵ ２２ ウオッチドッグタイマ ２３ ＲＯＭ ２４ 表示器
Claims (2)
- 【請求項１】 ＣＰＵ(8) の動作を監視するウオッチド
ッグタイマ(1) と、ウオッチドッグタイマ(1) の出力を
入力とするリセット回路(2) と、ウオッチドッグタイマ
(1) の出力を入力とするカウント回路(3) と、カウント
回路(3) の出力を入力とするデコード回路(4) と、異な
るプログラムを格納した複数の記憶部を持ち、デコード
回路(4) の各出力を各記憶部の入力とするプログラム格
納部(6) を備え、 ウオッチドッグタイマ(1) がＣＰＵ(8) の暴走を検知す
ると、検知信号をリセット回路(2) とカウント回路(3)
に出力し、 リセット回路(2) がリセット信号を出力してＣＰＵ(8)
をリセットするとともに、カウント回路(3) は１カウン
トずつカウントアップし、 デコード回路(4) はカウント回路(3) のカウント値をデ
コードして選択信号を出力し、プログラム格納部(6) の
前記選択信号が入力された記憶部に格納されたプログラ
ムをＣＰＵ(8) に取り込ませ、 リセットを解除してＣＰＵ(8) の動作を開始することを
特徴とするプログラム書換回路。 - 【請求項２】 エンコード回路(5) はカウント回路(3)
の出力を入力とし、エンコードして表示器(7) に表示す
ることを特徴とする請求項１に記載のプログラム切換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123163A JPH08292893A (ja) | 1995-04-24 | 1995-04-24 | プログラム切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123163A JPH08292893A (ja) | 1995-04-24 | 1995-04-24 | プログラム切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08292893A true JPH08292893A (ja) | 1996-11-05 |
Family
ID=14853749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123163A Pending JPH08292893A (ja) | 1995-04-24 | 1995-04-24 | プログラム切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08292893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10108499B2 (en) | 2015-03-24 | 2018-10-23 | Mitsubishi Electric Corporation | Information processing device with watchdog timer |
-
1995
- 1995-04-24 JP JP7123163A patent/JPH08292893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10108499B2 (en) | 2015-03-24 | 2018-10-23 | Mitsubishi Electric Corporation | Information processing device with watchdog timer |
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