JPH08286943A - データ処理装置の異常検出装置 - Google Patents
データ処理装置の異常検出装置Info
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- JPH08286943A JPH08286943A JP7114056A JP11405695A JPH08286943A JP H08286943 A JPH08286943 A JP H08286943A JP 7114056 A JP7114056 A JP 7114056A JP 11405695 A JP11405695 A JP 11405695A JP H08286943 A JPH08286943 A JP H08286943A
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- JP
- Japan
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- data processing
- data
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Links
- 230000005856 abnormality Effects 0.000 title claims abstract description 27
- 230000005540 biological transmission Effects 0.000 claims abstract description 20
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 8
- 238000003745 diagnosis Methods 0.000 abstract 2
- 238000004904 shortening Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【目的】 異常検出時間を短縮すると共に、異常部位の
判定を容易にし、またデータ処理装置の異常による伝送
路の占有を防止することにより、系全体への影響を与え
ないようにする。 【構成】 データ処理装置に独自に動作可能なバスイン
タフェース2とデータ処理部(ディスクコントローラ
3)とを設け、これらを内部バス5によって接続する。
バスインタフェース2はデータ処理部に対し診断要求を
行いこれが正常に完了しなければバスインタフェース2
は他のデータ処理装置(CPU7)に異常発生を通知す
ると共にこの伝送路から離脱するように構成する。
判定を容易にし、またデータ処理装置の異常による伝送
路の占有を防止することにより、系全体への影響を与え
ないようにする。 【構成】 データ処理装置に独自に動作可能なバスイン
タフェース2とデータ処理部(ディスクコントローラ
3)とを設け、これらを内部バス5によって接続する。
バスインタフェース2はデータ処理部に対し診断要求を
行いこれが正常に完了しなければバスインタフェース2
は他のデータ処理装置(CPU7)に異常発生を通知す
ると共にこの伝送路から離脱するように構成する。
Description
【0001】
【産業上の利用分野】本発明は、伝送路を用いてデータ
授受及びその処理を行うデータ処理装置の異常検出装置
に関する。
授受及びその処理を行うデータ処理装置の異常検出装置
に関する。
【0002】
【従来の技術】従来のデータ処理装置の異常検出装置に
おいては、マスタであるデータ処理装置からスレーブで
あるデータ処理装置に一定周期毎に診断データを送り、
この応答が所定時間内に得られなければマスタであるデ
ータ処理装置がスレーブであるデータ処理装置を異常と
判定するものや、スレーブであるデータ処理装置がマス
タであるデータ処理装置に一定周期毎に診断データを送
り、マスタであるデータ処理装置はこの診断データの受
け取り間隔が所定時間以上となった場合にスレーブであ
るデータ処理装置を異常と判定するものがある。
おいては、マスタであるデータ処理装置からスレーブで
あるデータ処理装置に一定周期毎に診断データを送り、
この応答が所定時間内に得られなければマスタであるデ
ータ処理装置がスレーブであるデータ処理装置を異常と
判定するものや、スレーブであるデータ処理装置がマス
タであるデータ処理装置に一定周期毎に診断データを送
り、マスタであるデータ処理装置はこの診断データの受
け取り間隔が所定時間以上となった場合にスレーブであ
るデータ処理装置を異常と判定するものがある。
【0003】
【発明が解決しようとする課題】しかしながら、上記従
来の異常検出装置においては、スレーブであるデータ処
理装置の異常検出がマスタであるデータ処理装置の管理
するタイマによって行われるため、異常発生から検出ま
でに時間差が生じるうえ、スレーブであるデータ処理装
置の異常か、あるいは伝送路の異常かの判定ができない
という欠点がある。また、いずれかのデータ処理装置の
異常により伝送路を占有してしまい、他のデータ処理装
置が動作できなくなるという欠点もある。
来の異常検出装置においては、スレーブであるデータ処
理装置の異常検出がマスタであるデータ処理装置の管理
するタイマによって行われるため、異常発生から検出ま
でに時間差が生じるうえ、スレーブであるデータ処理装
置の異常か、あるいは伝送路の異常かの判定ができない
という欠点がある。また、いずれかのデータ処理装置の
異常により伝送路を占有してしまい、他のデータ処理装
置が動作できなくなるという欠点もある。
【0004】そこで、本発明の異常検出装置では、異常
検出時間を短縮すると共に、異常部位の判定を容易に
し、またデータ処理装置の異常による伝送路の占有を防
止することにより、系全体への影響を与えないようにし
たものである。
検出時間を短縮すると共に、異常部位の判定を容易に
し、またデータ処理装置の異常による伝送路の占有を防
止することにより、系全体への影響を与えないようにし
たものである。
【0005】
【課題を解決するための手段】本発明では、伝送路に接
続され、かつこの伝送路に接続された他のデータ処理装
置との間でデータ授受を行うデータ処理装置の異常検出
装置において、前記データ処理装置はデータ授受の実行
および管理を行う伝送処理部と、授受データを処理する
データ処理部とを有し、前記伝送処理部は前記データ処
理部を監視して、異常を検出したときには、前記他の装
置に異常発生を通知するとともに、伝送路から離脱する
ようにする。
続され、かつこの伝送路に接続された他のデータ処理装
置との間でデータ授受を行うデータ処理装置の異常検出
装置において、前記データ処理装置はデータ授受の実行
および管理を行う伝送処理部と、授受データを処理する
データ処理部とを有し、前記伝送処理部は前記データ処
理部を監視して、異常を検出したときには、前記他の装
置に異常発生を通知するとともに、伝送路から離脱する
ようにする。
【0006】
【作用】上記のように構成された本発明の異常検出装置
においては、各データ処理装置が自装置の異常を詳細、
かつ速やかに他のデータ処理装置に通知でき、自発的に
伝送路から離脱できるようになる。
においては、各データ処理装置が自装置の異常を詳細、
かつ速やかに他のデータ処理装置に通知でき、自発的に
伝送路から離脱できるようになる。
【0007】
【実施例】図1は、本発明の実施例を示すブロック図で
ある。本実施例ではスレーブであるデータ処理装置とし
てディスクユニット1が、伝送路であるバス6を介し
て、マスタとして設けた別のデータ処理装置であるCP
U7に接続してある。ディスクユニット1の内部には、
伝送処理部としてのバスインタフェース2が内部バス5
によりデータ処理部であるディスクコントローラ3と接
続してあり、更にディスクコントローラ3は記憶媒体で
あるディスク4と接続してある。
ある。本実施例ではスレーブであるデータ処理装置とし
てディスクユニット1が、伝送路であるバス6を介し
て、マスタとして設けた別のデータ処理装置であるCP
U7に接続してある。ディスクユニット1の内部には、
伝送処理部としてのバスインタフェース2が内部バス5
によりデータ処理部であるディスクコントローラ3と接
続してあり、更にディスクコントローラ3は記憶媒体で
あるディスク4と接続してある。
【0008】図2は、本実施例の異常検出装置の動作を
示す図である。CPU7はディスクユニット1のバスイ
ンタフェース2に一定周期T1毎に診断要求8a,8b
・・・を行い、バスインタフェース2はこれに対する診
断返送9a,9b・・・を一定時間T2以内にCPU7
に通知するようにしてあり、CPU7はこの一定時間T
2以内に診断返送9a,9b・・・が通知されなけれ
ば、バス6を含めたディスクユニット1の「系」を異常
と判定する。しかし、この場合、期間(T1−T2)に
おいては、ディスクユニット1等の異常検出ができない
ため、ディスクユニット1の内部で以下の通り異常検出
を行う。バスインタフェース2は、診断返送9a,9b
・・・をCPU7に通知すると同時に、ディスクコント
ローラ3に対し模擬データ10aの書き込みを行う。デ
ィスクコントローラ3はこのデータをディスク4に書き
込み、再び読み出しを行って、この読み出しデータ11
aをバスインタフェース2に転送する。バスインタフェ
ース2は、模擬データ10aと読み出しデータ11aと
の比較12aを行い、以降同様にして、模擬データ10
bと読み出しデータ11bとの比較12bを、模擬デー
タ10cと読み出しデータ11cとの比較12cをそれ
ぞれ行い、2回以上不一致が発生すると、CPU7に対
して異常発生13を通知する。
示す図である。CPU7はディスクユニット1のバスイ
ンタフェース2に一定周期T1毎に診断要求8a,8b
・・・を行い、バスインタフェース2はこれに対する診
断返送9a,9b・・・を一定時間T2以内にCPU7
に通知するようにしてあり、CPU7はこの一定時間T
2以内に診断返送9a,9b・・・が通知されなけれ
ば、バス6を含めたディスクユニット1の「系」を異常
と判定する。しかし、この場合、期間(T1−T2)に
おいては、ディスクユニット1等の異常検出ができない
ため、ディスクユニット1の内部で以下の通り異常検出
を行う。バスインタフェース2は、診断返送9a,9b
・・・をCPU7に通知すると同時に、ディスクコント
ローラ3に対し模擬データ10aの書き込みを行う。デ
ィスクコントローラ3はこのデータをディスク4に書き
込み、再び読み出しを行って、この読み出しデータ11
aをバスインタフェース2に転送する。バスインタフェ
ース2は、模擬データ10aと読み出しデータ11aと
の比較12aを行い、以降同様にして、模擬データ10
bと読み出しデータ11bとの比較12bを、模擬デー
タ10cと読み出しデータ11cとの比較12cをそれ
ぞれ行い、2回以上不一致が発生すると、CPU7に対
して異常発生13を通知する。
【0009】一方、バスインタフェース2は図3に示す
回路構成を有し、正常状態では、ディセーブル入力14
は「L]レベルとなっており、ドライバー15がアイソ
レータ16のダイオード17を動作させ、トランジスタ
18が導通状態となる。これにより、バス6と内部バス
5は接続状態となり、バス6のデータをディスクユニッ
ト1内に取り込める。次に、バスインタフェース2が異
常を検出すると、CPU7への異常発生13の通知後、
これを利用して生成するディセーブル入力14を「H]
レベルにセットする。これにより、ドライバー15はア
イソレータ16のダイオード17を停止させ、トランジ
スタ18が絶縁状態となる。この結果、バス6と内部バ
ス5は絶縁状態となり、バス6側から見ると、ディスク
ユニット1が、存在しないような状態(離脱状態)を作
ることができるようにしてある。
回路構成を有し、正常状態では、ディセーブル入力14
は「L]レベルとなっており、ドライバー15がアイソ
レータ16のダイオード17を動作させ、トランジスタ
18が導通状態となる。これにより、バス6と内部バス
5は接続状態となり、バス6のデータをディスクユニッ
ト1内に取り込める。次に、バスインタフェース2が異
常を検出すると、CPU7への異常発生13の通知後、
これを利用して生成するディセーブル入力14を「H]
レベルにセットする。これにより、ドライバー15はア
イソレータ16のダイオード17を停止させ、トランジ
スタ18が絶縁状態となる。この結果、バス6と内部バ
ス5は絶縁状態となり、バス6側から見ると、ディスク
ユニット1が、存在しないような状態(離脱状態)を作
ることができるようにしてある。
【0010】本実施例は伝送路としてバス6を使用した
ものであるが、装置相互の結合が「疎」であるネットワ
ーク(LAN)上のデータ処理装置への適用も可能であ
り、同様な効果が得られる。
ものであるが、装置相互の結合が「疎」であるネットワ
ーク(LAN)上のデータ処理装置への適用も可能であ
り、同様な効果が得られる。
【0011】
【発明の効果】以上説明したように、本発明によれば異
常検出が正確かつ短時間に可能になり、同時に一装置の
異常時における「系」(システム)への影響を軽減で
き、「系」としての高信頼化が可能となる。
常検出が正確かつ短時間に可能になり、同時に一装置の
異常時における「系」(システム)への影響を軽減で
き、「系」としての高信頼化が可能となる。
【図1】本発明の実施例を示すブロック図である。
【図2】その動作を説明する図である。
【図3】バスインタフェース2の回路構成図である。
1 ディスクユニット 2 バスインタフェース 3 ディスクコントローラ 6 バス 7 CPU
Claims (1)
- 【請求項1】 伝送路に接続され、かつこの伝送路に接
続された他のデータ処理装置との間でデータ授受を行う
データ処理装置の異常検出装置において、前記データ処
理装置はデータ授受の実行および管理を行う伝送処理部
と、授受データを処理するデータ処理部とを有し、前記
伝送処理部は前記データ処理部を監視して、異常を検出
したときには、前記他の装置に異常発生を通知するとと
もに、伝送路から離脱するようにしたことを特徴とする
データ処理装置の異常検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7114056A JPH08286943A (ja) | 1995-04-17 | 1995-04-17 | データ処理装置の異常検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7114056A JPH08286943A (ja) | 1995-04-17 | 1995-04-17 | データ処理装置の異常検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08286943A true JPH08286943A (ja) | 1996-11-01 |
Family
ID=14627936
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7114056A Pending JPH08286943A (ja) | 1995-04-17 | 1995-04-17 | データ処理装置の異常検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08286943A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6140841A (en) * | 1998-06-29 | 2000-10-31 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
US6211698B1 (en) | 1999-06-29 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
JP2008082710A (ja) * | 2006-09-25 | 2008-04-10 | Nittan Co Ltd | 煙感知装置 |
US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
-
1995
- 1995-04-17 JP JP7114056A patent/JPH08286943A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6140841A (en) * | 1998-06-29 | 2000-10-31 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
US6211698B1 (en) | 1999-06-29 | 2001-04-03 | Hyundai Electronics Industries Co., Ltd. | High speed interface apparatus |
US9544169B2 (en) | 1999-10-19 | 2017-01-10 | Rambus Inc. | Multiphase receiver with equalization circuitry |
US9998305B2 (en) | 1999-10-19 | 2018-06-12 | Rambus Inc. | Multi-PAM output driver with distortion compensation |
US7292629B2 (en) | 2002-07-12 | 2007-11-06 | Rambus Inc. | Selectable-tap equalizer |
US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
JP2008082710A (ja) * | 2006-09-25 | 2008-04-10 | Nittan Co Ltd | 煙感知装置 |
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