JPH08279535A - 半導体装置 - Google Patents
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- JPH08279535A JPH08279535A JP7082679A JP8267995A JPH08279535A JP H08279535 A JPH08279535 A JP H08279535A JP 7082679 A JP7082679 A JP 7082679A JP 8267995 A JP8267995 A JP 8267995A JP H08279535 A JPH08279535 A JP H08279535A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【構成】 集積回路装置１１の素子形成面上に形成した
接続電極パッド上に半田突起電極１７を有する集積回路
装置１１を、配線と接続電極とを有する基板にフェイス
ダウンによって接続し、集積回路装置１１と基板とのす
き間を封止樹脂によって封止をする半導体装置であっ
て、前記集積回路装置１１の素子形成面の中央から放射
状に伸びる直線に沿って形成した接続電極パッド上に半
田突起電極１７を有することを特徴とする半導体装置。 【効果】 封止樹脂は半田突起電極に沿って流れ込むた
め、半田突起電極を集積回路装置の中央から放射状に伸
びる配置とすることで、集積回路装置と基板とのすき間
に封止樹脂の未充填部分を生じることがない。また、本
発明の半田突起電極配置とすることで、基板の設計ルー
ルや集積回路装置の大きさを変更することなく、半田突
起電極の数を格段に増やすことができる。
接続電極パッド上に半田突起電極１７を有する集積回路
装置１１を、配線と接続電極とを有する基板にフェイス
ダウンによって接続し、集積回路装置１１と基板とのす
き間を封止樹脂によって封止をする半導体装置であっ
て、前記集積回路装置１１の素子形成面の中央から放射
状に伸びる直線に沿って形成した接続電極パッド上に半
田突起電極１７を有することを特徴とする半導体装置。 【効果】 封止樹脂は半田突起電極に沿って流れ込むた
め、半田突起電極を集積回路装置の中央から放射状に伸
びる配置とすることで、集積回路装置と基板とのすき間
に封止樹脂の未充填部分を生じることがない。また、本
発明の半田突起電極配置とすることで、基板の設計ルー
ルや集積回路装置の大きさを変更することなく、半田突
起電極の数を格段に増やすことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構成に関
し、とくに半田突起電極（以下半田バンプと記載する）
を有する集積回路装置（以下ＩＣと記載する）をフリッ
プチップ実装によってフェイスダウンで基板に接続し、
封止樹脂によって封止を行う半導体装置に関するもので
ある。
し、とくに半田突起電極（以下半田バンプと記載する）
を有する集積回路装置（以下ＩＣと記載する）をフリッ
プチップ実装によってフェイスダウンで基板に接続し、
封止樹脂によって封止を行う半導体装置に関するもので
ある。
【０００２】
【従来の技術】従来技術における半導体装置の製造方法
の一例を、以下で図面を用いて説明する。
の一例を、以下で図面を用いて説明する。
【０００３】図２に示すように、ＩＣ１１の素子形成面
に設けたアルミニウムからなる接続電極パッド１３を開
口露出するように保護膜１５を形成する。
に設けたアルミニウムからなる接続電極パッド１３を開
口露出するように保護膜１５を形成する。
【０００４】開口露出した接続電極パッド１３上に、公
知の方法によって半田バンプ１７を形成する。
知の方法によって半田バンプ１７を形成する。
【０００５】半田バンプ１７にディップ法や印刷法など
によって、半田バンプ１７表面の酸化皮膜除去や半田の
再酸化防止などの作用を有するフラックス（図示せず）
を塗布する。
によって、半田バンプ１７表面の酸化皮膜除去や半田の
再酸化防止などの作用を有するフラックス（図示せず）
を塗布する。
【０００６】半田バンプ１７に対応する位置にある基板
１９上の接続電極２１（以下ランドと記載する）と半田
バンプとを位置合わせ後、フラックスもしくは半田バン
プ１７とランドとを接触させる。
１９上の接続電極２１（以下ランドと記載する）と半田
バンプとを位置合わせ後、フラックスもしくは半田バン
プ１７とランドとを接触させる。
【０００７】フラックスは、半田バンプ１７でなく、印
刷法などによって基板１９上のランド２１へ塗布しても
良い。
刷法などによって基板１９上のランド２１へ塗布しても
良い。
【０００８】半田バンプ１７に対応する位置にある基板
１９上のランド２１とフラックスもしくは半田バンプ１
７とを接触させた状態で、２４０度の温度でリフローす
ると、半田バンプ１７が溶けて、ＩＣ１１にある接続電
極パッド１３と、基板１９上にあるランド２１とが接続
される。
１９上のランド２１とフラックスもしくは半田バンプ１
７とを接触させた状態で、２４０度の温度でリフローす
ると、半田バンプ１７が溶けて、ＩＣ１１にある接続電
極パッド１３と、基板１９上にあるランド２１とが接続
される。
【０００９】その後、基板１９を５０度から１５０度の
範囲で加熱しながら、封止樹脂２３をＩＣ１１と基板１
９とのすき間に注入し、熱処理もしくは紫外線照射など
によって封止樹脂２３を硬化させる。
範囲で加熱しながら、封止樹脂２３をＩＣ１１と基板１
９とのすき間に注入し、熱処理もしくは紫外線照射など
によって封止樹脂２３を硬化させる。
【００１０】
【発明が解決しようとする課題】封止樹脂２３は、ＩＣ
１１と基板１９とのすき間をＩＣ１１の半田バンプ１７
に沿って流れていく。そのため、接続電極パッド１３が
ＩＣ１１の外周に沿ってのみ配置されている場合は、封
止樹脂２３を注入すると図６に示すようにＩＣ１１と基
板１９との間で未充填部分２５が生じてしまう。
１１と基板１９とのすき間をＩＣ１１の半田バンプ１７
に沿って流れていく。そのため、接続電極パッド１３が
ＩＣ１１の外周に沿ってのみ配置されている場合は、封
止樹脂２３を注入すると図６に示すようにＩＣ１１と基
板１９との間で未充填部分２５が生じてしまう。
【００１１】ＩＣ１１と基板１９との間に未充填部分２
５が生じると、未充填部分２５内の空気が、熱的なスト
レスを加えられたときに収縮または膨張する。この時に
発生する応力はＩＣ１１と半田バンプ１７の接合部にか
かり、半田バンプ１７の断線もしくはクラックなどが生
じてしまい、接合信頼性が低下する。
５が生じると、未充填部分２５内の空気が、熱的なスト
レスを加えられたときに収縮または膨張する。この時に
発生する応力はＩＣ１１と半田バンプ１７の接合部にか
かり、半田バンプ１７の断線もしくはクラックなどが生
じてしまい、接合信頼性が低下する。
【００１２】また、未充填部分２５があると、未充填部
分２５ではＩＣ１１と基板１９とが封止樹脂２３によっ
て接着固定されていない。そのため、熱的ストレスが加
えられたときに未充填部分２５内の空気や封止樹脂２
３、基板１９などの熱膨張係数の差から、未充填部分２
５の付近から封止樹脂２３がＩＣ１１もしくは基板１９
から剥離していき、やはり接合信頼性は低下してしま
う。
分２５ではＩＣ１１と基板１９とが封止樹脂２３によっ
て接着固定されていない。そのため、熱的ストレスが加
えられたときに未充填部分２５内の空気や封止樹脂２
３、基板１９などの熱膨張係数の差から、未充填部分２
５の付近から封止樹脂２３がＩＣ１１もしくは基板１９
から剥離していき、やはり接合信頼性は低下してしま
う。
【００１３】さらに、多層基板が使えなかったり、基板
１９の配線２７の最小幅や隣り合う配線との最小間隔に
制限があったりというように基板の設計ルールに制限が
ある場合や、ＩＣのサイズに制限があったりする場合に
は、得られるランドの数には限界がある。
１９の配線２７の最小幅や隣り合う配線との最小間隔に
制限があったりというように基板の設計ルールに制限が
ある場合や、ＩＣのサイズに制限があったりする場合に
は、得られるランドの数には限界がある。
【００１４】本発明の目的は、上記課題を解決して、封
止樹脂の未充填部分をなくして接合信頼性を高めた、か
つ設計ルールに制限がある場合に、得られるランドの数
をより多くすることのできる半導体装置を提供すること
である。
止樹脂の未充填部分をなくして接合信頼性を高めた、か
つ設計ルールに制限がある場合に、得られるランドの数
をより多くすることのできる半導体装置を提供すること
である。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、下記記載の構成を採用す
る。
に、本発明の半導体装置は、下記記載の構成を採用す
る。
【００１６】集積回路装置の素子形成面上に形成した接
続電極パッド上に半田突起電極を有する集積回路装置
を、配線と接続電極とを有する基板にフェイスダウンに
よって接続し、集積回路装置と基板とのすき間を封止樹
脂によって封止をする半導体装置であって、前記集積回
路装置の素子形成面のある一点から放射状に伸びるよう
に形成した接続電極パッド上に、半田突起電極を有する
ことを特徴とする半導体装置。
続電極パッド上に半田突起電極を有する集積回路装置
を、配線と接続電極とを有する基板にフェイスダウンに
よって接続し、集積回路装置と基板とのすき間を封止樹
脂によって封止をする半導体装置であって、前記集積回
路装置の素子形成面のある一点から放射状に伸びるよう
に形成した接続電極パッド上に、半田突起電極を有する
ことを特徴とする半導体装置。
【００１７】
【作用】本発明では半田バンプをＩＣ上のある一点から
放射状にのびる配置としており、半田バンプの密度は上
記ＩＣ上のある一点で大きくなっている。封止樹脂はＩ
Ｃと基板とのすき間を半田バンプに沿って流れ込んでい
くため、本発明のようなランドの配置とすることで封止
樹脂の未充填部分は生じることはない。このため接合信
頼性の高い半導体装置が可能となる。
放射状にのびる配置としており、半田バンプの密度は上
記ＩＣ上のある一点で大きくなっている。封止樹脂はＩ
Ｃと基板とのすき間を半田バンプに沿って流れ込んでい
くため、本発明のようなランドの配置とすることで封止
樹脂の未充填部分は生じることはない。このため接合信
頼性の高い半導体装置が可能となる。
【００１８】また、基板の設計ルールやＩＣサイズに制
限がある場合、その制限の範囲内でより多くのランドを
得ることができる。
限がある場合、その制限の範囲内でより多くのランドを
得ることができる。
【００１９】
【実施例】以下図面を用いて本発明の実施例における半
導体装置の構成を説明する。図１は本発明の第一の実施
例における半導体装置のＩＣの素子形成面の平面図であ
り、図２は従来技術における半導体装置の半田バンプ付
近の断面図であり、図３は従来技術における基板上に形
成した配線およびランドを示す平面図であり、図４は本
発明の第一の実施例における基板の配線の、ＩＣを接続
する部分周辺の８分の１の平面図であり、図５は従来技
術における基板の配線の、ＩＣを接続する部分周辺の８
分の１の平面図であり、図６は従来技術において封止樹
脂の未充填部分が生じた時の断面図であり、図７は本発
明の第二の実施例における半導体装置のＩＣの素子形成
面の平面図であり、図８は本発明の第三の実施例におけ
る半導体装置のＩＣの素子形成面の平面図である。以下
図１と図２と図３と図４と図５と図６と図７と図８とを
交互に参照して説明する。
導体装置の構成を説明する。図１は本発明の第一の実施
例における半導体装置のＩＣの素子形成面の平面図であ
り、図２は従来技術における半導体装置の半田バンプ付
近の断面図であり、図３は従来技術における基板上に形
成した配線およびランドを示す平面図であり、図４は本
発明の第一の実施例における基板の配線の、ＩＣを接続
する部分周辺の８分の１の平面図であり、図５は従来技
術における基板の配線の、ＩＣを接続する部分周辺の８
分の１の平面図であり、図６は従来技術において封止樹
脂の未充填部分が生じた時の断面図であり、図７は本発
明の第二の実施例における半導体装置のＩＣの素子形成
面の平面図であり、図８は本発明の第三の実施例におけ
る半導体装置のＩＣの素子形成面の平面図である。以下
図１と図２と図３と図４と図５と図６と図７と図８とを
交互に参照して説明する。
【００２０】まずはじめに、本発明の第一の実施例の基
板のランドの配置について、図１と図４とを用いて説明
する。
板のランドの配置について、図１と図４とを用いて説明
する。
【００２１】本発明の第一の実施例の基板の設計ルール
を、基板１９の配線２７の最小幅を５０μｍ、配線と配
線との最小間隔を５０μｍとする。基板のランド２１は
直径１５０μｍの円形とし、ランドとランドとの最小間
隔を３００μｍとする。
を、基板１９の配線２７の最小幅を５０μｍ、配線と配
線との最小間隔を５０μｍとする。基板のランド２１は
直径１５０μｍの円形とし、ランドとランドとの最小間
隔を３００μｍとする。
【００２２】また、一辺が１０ｍｍの正方形のＩＣに、
接続電極パッドの中心はＩＣの外周から１５０μｍ以上
離れた場所に配置するするものとする。
接続電極パッドの中心はＩＣの外周から１５０μｍ以上
離れた場所に配置するするものとする。
【００２３】上記のような設計ルールにしたがって設計
した基板の配線の、ＩＣが接続される部分周辺の８分の
１の平面図を図４に示す。
した基板の配線の、ＩＣが接続される部分周辺の８分の
１の平面図を図４に示す。
【００２４】本発明の第一の実施例では、ＩＣが接続さ
れる部分の中央で交差し、隣り合う直線とのなす角が４
５度となるような４本の直線をはさむように、半田バン
プ１７を配置している。
れる部分の中央で交差し、隣り合う直線とのなす角が４
５度となるような４本の直線をはさむように、半田バン
プ１７を配置している。
【００２５】本発明の第一の実施例のランドの配置を用
いると、可能なランドの数は図４に示すように、ＩＣの
８分の１の面積で３２個となり、ＩＣ全体では２５６個
となる。図５に示す従来例ではＩＣ全体で１２４個であ
るので、本発明の第一の実施例のランド配置を用いる
と、基板の設計ルールやＩＣサイズを変更することな
く、従来例に比べて２倍以上のランドを得ることができ
る。
いると、可能なランドの数は図４に示すように、ＩＣの
８分の１の面積で３２個となり、ＩＣ全体では２５６個
となる。図５に示す従来例ではＩＣ全体で１２４個であ
るので、本発明の第一の実施例のランド配置を用いる
と、基板の設計ルールやＩＣサイズを変更することな
く、従来例に比べて２倍以上のランドを得ることができ
る。
【００２６】次に、本発明における半田バンプの形成方
法および基板への接続方法を図２を用いて説明する。
法および基板への接続方法を図２を用いて説明する。
【００２７】ＩＣ１１の素子形成面に設けたアルミニウ
ムからなる接続電極パッド１３を開口露出するように保
護膜１５を形成する。
ムからなる接続電極パッド１３を開口露出するように保
護膜１５を形成する。
【００２８】開口露出した接続電極パッド１３上に、公
知の方法によって半田バンプ１７を形成する。
知の方法によって半田バンプ１７を形成する。
【００２９】半田バンプ１７にディップ法や印刷法など
によって、半田バンプ１７表面の酸化皮膜除去や半田の
再酸化防止などの作用を有するフラックス（図示せず）
を塗布し、半田バンプ１７に対応する位置にある基板１
９上のランド２１とフラックスもしくは半田バンプ１７
とを接触させる。
によって、半田バンプ１７表面の酸化皮膜除去や半田の
再酸化防止などの作用を有するフラックス（図示せず）
を塗布し、半田バンプ１７に対応する位置にある基板１
９上のランド２１とフラックスもしくは半田バンプ１７
とを接触させる。
【００３０】フラックスは、半田バンプ１７でなく、印
刷法などによって基板１９上のランド２１へ塗布しても
良い。
刷法などによって基板１９上のランド２１へ塗布しても
良い。
【００３１】半田バンプ１７に対応する位置にある基板
１９上のランド２１とフラックスもしくは半田バンプ１
７とを接触させた状態で、２４０度の温度でリフローす
ると、半田バンプ１７が溶けて、ＩＣ１１にある接続電
極パッド１３と、基板１９上にあるランド２１とが接続
される。
１９上のランド２１とフラックスもしくは半田バンプ１
７とを接触させた状態で、２４０度の温度でリフローす
ると、半田バンプ１７が溶けて、ＩＣ１１にある接続電
極パッド１３と、基板１９上にあるランド２１とが接続
される。
【００３２】その後、基板１９を５０度から１５０度の
範囲で加熱しながら、封止樹脂２３をＩＣ１１と基板１
９とのすき間に注入し、熱処理や紫外線硬化などによっ
て封止樹脂２３を硬化させる。
範囲で加熱しながら、封止樹脂２３をＩＣ１１と基板１
９とのすき間に注入し、熱処理や紫外線硬化などによっ
て封止樹脂２３を硬化させる。
【００３３】封止樹脂２３はＩＣ１１と基板１９とのす
き間を半田バンプ１７に沿って流れ込む。よって本発明
のランド配置を用いれば、封止樹脂２３はＩＣ１１の外
周部から半田バンプ１７に沿って、ＩＣ１１と基板１９
とのすき間の、ＩＣ１１中央部分の下側まで流れ込むた
め、ＩＣ１１と基板１９とのすき間に封止樹脂の未充填
部分２５を生じることはない。
き間を半田バンプ１７に沿って流れ込む。よって本発明
のランド配置を用いれば、封止樹脂２３はＩＣ１１の外
周部から半田バンプ１７に沿って、ＩＣ１１と基板１９
とのすき間の、ＩＣ１１中央部分の下側まで流れ込むた
め、ＩＣ１１と基板１９とのすき間に封止樹脂の未充填
部分２５を生じることはない。
【００３４】次に、本発明の第二の実施例を図７を用い
て説明する。
て説明する。
【００３５】本発明の第二の実施例では、基板上のラン
ドに対応する位置にある、ＩＣ１１の素子形成面上に形
成した半田バンプ１７を、図７のようにＩＣ１１の２本
の対角線をはさむように形成している。
ドに対応する位置にある、ＩＣ１１の素子形成面上に形
成した半田バンプ１７を、図７のようにＩＣ１１の２本
の対角線をはさむように形成している。
【００３６】第二の実施例においても、第一の実施例と
同様の設計ルールで基板の設計を行うと、図７に示すよ
うなランド配置では、半田バンプの数はＩＣ１１の８分
の１の面積で２４個となり、ＩＣ１１全体では１９２個
となる。
同様の設計ルールで基板の設計を行うと、図７に示すよ
うなランド配置では、半田バンプの数はＩＣ１１の８分
の１の面積で２４個となり、ＩＣ１１全体では１９２個
となる。
【００３７】図５のような従来例の半田バンプ配置では
ＩＣ１１全体で１２４個であるので、得られるランドの
数を１．５倍以上に増やすことができる。
ＩＣ１１全体で１２４個であるので、得られるランドの
数を１．５倍以上に増やすことができる。
【００３８】本発明の第二の実施例の半田バンプ形成方
法および基板への接続方法は、本発明の第一の実施例と
同様である。
法および基板への接続方法は、本発明の第一の実施例と
同様である。
【００３９】また、第一の実施例と同様に封止樹脂２３
はＩＣ１１の外周部から半田バンプ１７に沿って、ＩＣ
１１と基板１９とのすき間の、ＩＣ１１中央部分の下側
まで流れ込むため、ＩＣ１１と基板１９とのすき間に封
止樹脂の未充填部分２５を生じることはない。
はＩＣ１１の外周部から半田バンプ１７に沿って、ＩＣ
１１と基板１９とのすき間の、ＩＣ１１中央部分の下側
まで流れ込むため、ＩＣ１１と基板１９とのすき間に封
止樹脂の未充填部分２５を生じることはない。
【００４０】次に、本発明の第三の実施例を図８を用い
て説明する。
て説明する。
【００４１】第三の実施例では、第一の実施例のように
ＩＣの素子形成面の中央で交差し、隣り合う直線とのな
す角が４５度となるような４本の直線をはさむように半
田バンプを形成しているが、前記４本の直線の左右で半
田バンプ１７はジグザグになるように形成している。
ＩＣの素子形成面の中央で交差し、隣り合う直線とのな
す角が４５度となるような４本の直線をはさむように半
田バンプを形成しているが、前記４本の直線の左右で半
田バンプ１７はジグザグになるように形成している。
【００４２】図８のように直線をはさんでジグザグにな
るように半田バンプを形成していても、第一の実施例お
よび第二の実施例と同様に、封止樹脂２３はＩＣ１１の
外周部から半田バンプ１７に沿って、ＩＣ１１と基板１
９とのすき間の、ＩＣ１１中央部分の下側まで流れ込
む。よって第三の実施例の場合でもＩＣ１１と基板１９
とのすき間に封止樹脂の未充填部分２５を生じることは
ない。
るように半田バンプを形成していても、第一の実施例お
よび第二の実施例と同様に、封止樹脂２３はＩＣ１１の
外周部から半田バンプ１７に沿って、ＩＣ１１と基板１
９とのすき間の、ＩＣ１１中央部分の下側まで流れ込
む。よって第三の実施例の場合でもＩＣ１１と基板１９
とのすき間に封止樹脂の未充填部分２５を生じることは
ない。
【００４３】本発明の第三の実施例の半田バンプ形成方
法および基板への接続方法は、本発明の第一の実施例お
よび第二の実施例と同様である。
法および基板への接続方法は、本発明の第一の実施例お
よび第二の実施例と同様である。
【００４４】
【発明の効果】本発明の実施例ではＩＣの素子形成面の
中央から放射状にのびるように半田バンプを形成してい
るが、ＩＣの素子形成面の中央以外の場所から放射状に
のびるように半田バンプを形成しても、本発明の実施例
と同様に封止樹脂の未充填部分が生じることはない。
中央から放射状にのびるように半田バンプを形成してい
るが、ＩＣの素子形成面の中央以外の場所から放射状に
のびるように半田バンプを形成しても、本発明の実施例
と同様に封止樹脂の未充填部分が生じることはない。
【００４５】また、本発明の実施例ではＩＣの素子形成
面の中央から放射状にのびる直線に沿って半田バンプを
形成しているが、ＩＣの素子形成面の中央以外の場所か
ら放射状にのびる曲線に沿って半田バンプを形成して
も、本発明の実施例と同様に封止樹脂の未充填部分が生
じることはない。
面の中央から放射状にのびる直線に沿って半田バンプを
形成しているが、ＩＣの素子形成面の中央以外の場所か
ら放射状にのびる曲線に沿って半田バンプを形成して
も、本発明の実施例と同様に封止樹脂の未充填部分が生
じることはない。
【００４６】以上の説明から明らかなように、本発明の
ランド配置を用いると封止樹脂を注入した際にＩＣと基
板とのすき間に封止樹脂の未充填部分を生じることがな
く、接合信頼性の高い半導体装置が可能となる。さら
に、多層基板を用いたり、ＩＣの大きさを大きくしたり
することなく、従来技術に比べてランドの数を格段に増
やすことができ、より高密度な接続が可能となる。
ランド配置を用いると封止樹脂を注入した際にＩＣと基
板とのすき間に封止樹脂の未充填部分を生じることがな
く、接合信頼性の高い半導体装置が可能となる。さら
に、多層基板を用いたり、ＩＣの大きさを大きくしたり
することなく、従来技術に比べてランドの数を格段に増
やすことができ、より高密度な接続が可能となる。
【図１】本発明の第一の実施例におけるＩＣの素子形成
面を示す平面図である。
面を示す平面図である。
【図２】従来技術における半導体装置のＩＣと基板との
接続部分付近を示す断面図である。
接続部分付近を示す断面図である。
【図３】従来技術における基板の配線およびランドを示
す平面図である。
す平面図である。
【図４】本発明の第一の実施例における基板の、ＩＣを
接続する部分周辺の８分の１の配線を示す平面図であ
る。
接続する部分周辺の８分の１の配線を示す平面図であ
る。
【図５】従来技術における基板の、ＩＣを接続する部分
周辺の８分の１の配線を示す平面図である。
周辺の８分の１の配線を示す平面図である。
【図６】従来技術において封止樹脂の未充填部分が生じ
たときの断面図を示す。
たときの断面図を示す。
【図７】本発明の第二の実施例におけるＩＣの素子形成
面を示す平面図である。
面を示す平面図である。
【図８】本発明の第三の実施例におけるＩＣの素子形成
面を示す平面図である。
面を示す平面図である。
１１ 集積回路装置 １３ 接続電極パッド １７ 半田突起電極 １９ 基板 ２１ 接続電極 ２３ 封止樹脂 ２７ 配線
Claims (1)
- 【請求項１】集積回路装置の素子形成面上に形成した接
続電極パッド上に半田突起電極を有する集積回路装置
を、配線と接続電極とを有する基板にフェイスダウンに
よって接続し、集積回路装置と基板とのすき間を封止樹
脂によって封止をする半導体装置であって、前記集積回
路装置の素子形成面のある一点から放射状に伸びるよう
に形成した接続電極パッド上に、半田突起電極を有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7082679A JPH08279535A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7082679A JPH08279535A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279535A true JPH08279535A (ja) | 1996-10-22 |
Family
ID=13781115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7082679A Pending JPH08279535A (ja) | 1995-04-07 | 1995-04-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279535A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334901A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置 |
| JP2004134649A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
| JP2006344946A (ja) * | 2005-05-25 | 2006-12-21 | Toshiba Corp | 接続バンプによって引き起こされるインピーダンスばらつきを減ずるために集積回路内で導電体を構成するためのシステムおよび方法 |
| US7154187B2 (en) | 2003-12-24 | 2006-12-26 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7427812B2 (en) | 2004-03-15 | 2008-09-23 | Casio Computer Co., Ltd. | Semiconductor device with increased number of external connection electrodes |
-
1995
- 1995-04-07 JP JP7082679A patent/JPH08279535A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334901A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置 |
| JP2004134649A (ja) * | 2002-10-11 | 2004-04-30 | Seiko Epson Corp | 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 |
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| US7525200B2 (en) | 2003-12-24 | 2009-04-28 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7786598B2 (en) | 2003-12-24 | 2010-08-31 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US7872358B2 (en) | 2003-12-24 | 2011-01-18 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
| US8338965B2 (en) | 2003-12-24 | 2012-12-25 | Seiko Epson Corporation | Semiconductor chip and semiconductor device, and method for manufacturing semiconductor device |
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| JP2006344946A (ja) * | 2005-05-25 | 2006-12-21 | Toshiba Corp | 接続バンプによって引き起こされるインピーダンスばらつきを減ずるために集積回路内で導電体を構成するためのシステムおよび方法 |
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