JPH08274800A - リングバス方式入出力回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】大容量に束ねられた多重化データ伝送信号をリ
ング状に接続する方法で、且つバスの幅を２分の１にし
ての従来のリング方式と同様に制御できる方法を提供す
る。 【構成】１つの制御回路５から複数の各入出力回路９，
１４，１７，２０を経て再び制御回路に戻るようにデー
タ伝送線路をリング状に配置し、制御回路の一方から出
力データを線順次伝送によって複数の入出力回路宛にデ
ータを伝送し、もう一方から入力する伝送方法におい
て、１回のデータを２分の１に分割し、分割した２個の
データを連続してデータ伝送線路へ伝送することである
容量のデータを各入出力回路に伝送するとともに、制御
回路のデータ伝送線路とは逆向きの方向でデータ入出力
の実行タイミングを順次伝送することで、１つの信号線
路で多重化された信号の１つを各入出力回路に出力する
と共に、該データ伝送線路に出力回路からの入力回路に
切換えて伝送することを特長としたデータ入出力制御回
路。

Description

【発明の詳細な説明】

【産業上の利用分野】現在の電話回線でデータ情報を伝
送しようとする場合、ＩＳＤＮの電話回線の規格として
は６４ｋｂｐｓの伝送速度で伝送されるが、１．５Ｍｂ
ｐｓの伝送路を持つ伝送路では、ＩＳＤＮ電話回線２４
回線分を多重化技術で時分割信号に束ねて伝送してい
る。さらに１．５Ｍｂｐｓの回線を４本束ね多重化し６
Ｍｂｐｓ回線として伝送する方法、さらにこれを７本束
ねて多重化し５０Ｍｂｐｓ回線として伝送する方法、ま
た最近の高多重化技術では１５５Ｍｂｐｓの伝送容量を
持つ伝送路、またこれらをさらに何本かを束ねる技術等
々、高多重化伝送技術の進歩は著しい。一方、これら何
本かに束ねられた時分割信号は、そのままでは一般のユ
ーザで使用する信号例えばＩＳＤＮ規格の電話回線等で
は使用出来ないので、１本の電話回線に対応する情報容
量に分割する必要がある。本発明はこれら何本かに束ね
られ多重化された時分割信号を、ＩＳＤＮ電話回線、ま
たは各データ端末装置等に接続するため定められた情報
量単位に分割するための信号の分配／集合に関する技術
を提供することにある。

【０００２】

【従来の技術】前記のように大容量に束ねられた多重化
信号は、一定の法則である情報量ごとに分割し、分割さ
れた信号は複数の信号と複合され時分割方式で伝送され
ている。これらの多重化技術には、分離、多重を行う装
置が必要となる。この様な装置において、データの分
離、多重は複数の入出力回路と、１つの制御回路、また
はメモリ間でのデータ交換によって行われる。これを接
続するバス方式としては、個別に接続する方法、共通の
バスを用いる方法、リング状に接続する方法等がある。
本発明では、前記のうちリング状に接続する方法で、且
つバスの幅を２分の１にしての従来のリング方式と同様
に制御できる方法を提供することにある。

【０００３】

【発明が解決しようとする課題】リング方式のバスは制
御が簡単であること、接続する線路が単調になるため実
現が容易である。しかし、バッファメモリは高速のデー
タを扱うため、バス幅を広くする必要が生じる。このバ
ス幅のままデータをリング状に入出力するとリングを構
成する配線が増大する。したがって２倍の速度でデータ
を２回に分けてデータを入出力する必要が生じる。

【０００４】

【課題を解決するための手段】このような課題を解決す
るために本発明は、制御回路と、複数の分割すべき入出
力回路と、該制御回路と各入出力回路を接続するデータ
伝送線路、複数の各入出力回路に入力、及び出力を実行
するための入出力タイミング実行指示回路とで構成され
ている。

【０００５】

【作用】以上の手段を備えた本発明では、多重化された
データ回線からの入出力信号から、受取るべき信号のみ
を受信する等の信号処理をした後制御回路に入力され、
各出力すべき回路に対応するバッファメモリに、受信し
たデータを一時保持する。一時保持されたデータは、デ
ータ出力番地等に基づき分配すべき順等にデータを再配
列し、さらに出力データ（例：図２のａ４＋ｂ４）を２
分割（例：図２のａ４、ｂ４）し、かつ分割した２個の
データを連続する形（例：図２のａ４、Ｂ４）に再配列
した後、出力すべき各入出力回路数に対応しリング状に
結合した各入出力回路宛に時分割データで出力する。他
方、制御回路はアドレストランスレータからの番地デー
タ指示に基づき、出力番地ごとの番地データに変換し、
出力データの出力すべき入出力回路番号順の実行指示を
ループ状に結線したデータ出力側と反対方向から出力
し、各入出力回路に実行（データの出力、または入力）
を指示する。

【０００６】

【実施例】以下本発明の実施例を図面を参照して説明す
る。なお、各図に共通とする部分は同一の符号を付す。
図１は本発明の実施例に係る装置のブロック図である。
図２は図１の実施例の制御回路、各入出力回路のデータ
伝送のタイミングを示すチャート図である。

【０００７】図１において、光ファイバー等で構成され
た大容量の多重化された伝送回線からの多重化信号デー
タは入力端子１から入力され、さらに多重化回線入出力
回路２にて光信号等から電気信号に変換された後受信す
べき信号を抽出し、信号プロセッサ３に入力しアドレス
等を整理した後、制御回路５を経由して一旦バッファメ
モリ６に入力し保持される。一方アドレストランスレー
タ４は入力された信号の出力先等のアドレス情報を管理
する。バッファメモリ６に入力保持された多重化信号デ
ータは、制御回路５にてアドレストランスレータ４から
のアドレス情報に基づき、出力すべき番地毎に信号を整
列し、さらに出力すべきデータを２分割しかつ分割した
２個のデータを連続する形に再整列した後、制御回路５
の出力線路７から送出される。

【０００８】一方、制御回路５から送出された出力線路
７からの信号は、まず入出力回路９の入力端子から入力
され、入出力回路９の内部の入力ゲート回路（図示せ
ず）に接続され制御回路５からの実行指示（本発明の場
合入出力回路１４から届く・・・後述）を待って待機し
ているが、実行指示がない間は入出力回路９の出力端子
には入力された信号をそのまま出力信号として出力す
る。他方、入出力回路２０は制御回路５から発信された
制御信号線路２４からの実行指示信号（図２の）４１を
受取り、さらに入出力回路１７からの信号データは、実
行指示信号（図２の）４１に基づきデータ５１であるａ
４を取込み、次のステップでデータ５２であるｂ４を取
込み入力順出力（ＦＩＦＯ）バッファメモリ２１に入力
する。また、入出力回路２０は予め入力端子から入力し
保持していた入力信号を、前記データ５２を取込んでい
る間にデータ５１の場所にデータｄ４を入力し（乗換え
し）、次のステップではデータ５１の場所にデータｃ４
を入力する。

【０００９】次に、入出力回路９の出力端子から送り出
された制御回路５からの原信号は、入出力回路１４の入
力端子から入力され、入出力回路１４の内部の入力ゲー
ト回路に接続され制御回路５からの実行指示信号（本発
明の場合入出力回路１７から届く）を待って待機してい
るが、実行指示信号がない間は入出力回路９と同じく入
出力回路１４の出力端子には入力された信号をそのまま
出力信号として出力する。他方、入出力回路１７は入出
力回路２０から出力された制御回路５からの実行指示信
号（図２の）４２を受取り、さらに入出力回路１４から
の信号データは、実行指示信号（図２の）４２に基づき
データ５３であるａ３を取込み、次にデータ５４である
ｂ３を取込み入力順出力（ＦＩＦＯ[FIRST IN FIRST OU
T]）バッファメモリ１８に入力する。また、入出力回路
１７は予めＩＳＤＮ回線等の入力端子から入力し保持し
ていた入力信号を、前記データ５４を取込んでいる時に
データ５３の場所にデータｃ３を入力し（乗換えし）、
次のステップではデータ５３の場所にデータｄ３を入力
する。以下同様な処理手順で前段に実行指示信号を送る
と同時に入力データを取り込んで次段に送出する。

【００１０】以上の各段の処理を実行すると、図２に示
すタイミングチャートで示すように、各段の入出力回路
において、前段からの信号すなわち当該入出力回路宛の
信号と同期しデータを各入出力回路に出力する、と同時
に当該入出力回路からの入出力信号を該信号線路に乗せ
て後段に送りだし、最後に信号線路２３を通じて制御回
路５に入力される。以下順次このサイクルを繰り返す。
各入出力回路９、１４、１７、２０において取り込んだ
制御回路５から各入出力回路宛のデータを受取った各入
力順出力（ＦＩＦＯ）バッファメモリ１０、１５、１
８、２１は、入力された順にデータを整列し該端子に接
続された出力回路に接続されるか、またはさらにデータ
を分配する制御回路に接続される。

【００１１】

【発明の効果】以上説明したとおり本発明では、制御回
路と、複数の分割すべき入出力回路と、該制御回路と各
入出力回路をリング状に接続するデータ伝送線路、複数
の各入出力回路に入力、及び出力を実行するための入出
力タイミング実行指示回路とで構成することで、多重化
された信号データを複数の任意の数に分割し、入出力回
路を１つのリング状データ伝送線路で入出力出来るの
で、回路構成が簡単で、安価で、コンパクトな入出力装
置を提供出来る等の効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すブロック図。

【図２】 本発明の実施のデータと実行指令のタイミン
グを示すチャート図。

【符号の説明】

１ ＡＴＭ入出力端子 ２ ＡＴＭ回線入出力回路 ３ ＡＴＭ信号プロセッサ ４ アドレストランスレータ ５ 制御回路 ６ バッファ ７ 制御回路から各入出力制御回路宛の信号出力線路 ９、１４、１７、２０ 各入出力出力制御回路 １０、１５、１８、２１ 各段入力順出力（ＦＩＦＯ）
バッファメモリ １３、１６、１９、２２ （一例として）各段イサーネ
ットＬＡＮ入出力端子等

Claims (1)

【特許請求の範囲】
1. 【請求項１】 １つの制御回路から複数の各入出力回路
   を経て再び制御回路に戻るようにデータ伝送線路をリン
   グ状に配置し、該制御回路の一方から出力データを線順
   次伝送によって複数の入出力回路宛にデータを伝送し、
   もう一方から入力する方式において、１回のデータを２
   分の１に分割し、分割した２個のデータを連続してデー
   タ伝送線路へ伝送することである容量のデータを各入出
   力回路に伝送するとともに、制御回路のデータ伝送線路
   とは逆向きの方向でデータ入出力の実行タイミング信号
   を順次伝送し、１つのデータ伝送線路で多重化された信
   号の１つを各入出力回路に出力すると共に、該データ伝
   送線路を出力回路からの入力回路に切換えて入力信号を
   制御回路に伝送入力することを特長としたデータ入出力
   制御回路。 【０００１】