JPH0824314B2 - Ｐｓｋ変調波の遅延検波回路 - Google Patents
Ｐｓｋ変調波の遅延検波回路Info
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- JPH0824314B2 JPH0824314B2 JP3333759A JP33375991A JPH0824314B2 JP H0824314 B2 JPH0824314 B2 JP H0824314B2 JP 3333759 A JP3333759 A JP 3333759A JP 33375991 A JP33375991 A JP 33375991A JP H0824314 B2 JPH0824314 B2 JP H0824314B2
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- phase
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Description
【０００１】
【産業上の利用分野】本発明は、ＰＳＫ変調波信号を遅
延検波する遅延検波回路に関し、特に変調波信号から位
相データへの変換手段の改良に関する。
延検波する遅延検波回路に関し、特に変調波信号から位
相データへの変換手段の改良に関する。
【０００２】
【従来の技術】図６には、従来における遅延検波回路の
一構成例が示されている。この図に示される回路は、Ｐ
ＳＫ変調波信号を遅延検波する回路である。
一構成例が示されている。この図に示される回路は、Ｐ
ＳＫ変調波信号を遅延検波する回路である。
【０００３】この従来例は、所定周波数で発振するロー
カルマスタ発振器１０と、入力端子１２から取り込んだ
ＰＳＫ変調波信号を位相データに変換する位相データ変
換器１４と、を備えている。位相データ変換器１４は、
周波数ｆ0 の搬送周波数に係るＰＳＫ変調波信号の位相
とローカルマスタ発振器１０から出力される局部発振信
号の位相とを比較することで、ＰＳＫ変調波信号を位相
データに変換する。
カルマスタ発振器１０と、入力端子１２から取り込んだ
ＰＳＫ変調波信号を位相データに変換する位相データ変
換器１４と、を備えている。位相データ変換器１４は、
周波数ｆ0 の搬送周波数に係るＰＳＫ変調波信号の位相
とローカルマスタ発振器１０から出力される局部発振信
号の位相とを比較することで、ＰＳＫ変調波信号を位相
データに変換する。
【０００４】位相データ変換器１４は、一方で減算器１
６の片方の入力（＋）に直接接続され、他方で１シンボ
ル遅延器１８を介して減算器１６のもう一方の入力
（−）に接続されている。
６の片方の入力（＋）に直接接続され、他方で１シンボ
ル遅延器１８を介して減算器１６のもう一方の入力
（−）に接続されている。
【０００５】１シンボル遅延器１８は、位相データを１
シンボル時間だけ遅延させる。減算器１６は、位相デー
タ変換器１４から位相データを取り込むとともに、１シ
ンボル遅延器１８によって遅延された位相データを取り
込み、前者から後者を減じて、その結果を位相差信号と
して出力する。
シンボル時間だけ遅延させる。減算器１６は、位相デー
タ変換器１４から位相データを取り込むとともに、１シ
ンボル遅延器１８によって遅延された位相データを取り
込み、前者から後者を減じて、その結果を位相差信号と
して出力する。
【０００６】減算器１６は、周波数誤差補正器２０に接
続されている。この周波数誤差補正器２０は、送信搬送
周波数と局部発振信号の周波数のずれによって生ずる位
相差信号の周波数誤差を補正する回路である。周波数誤
差補正器２０は、更に判定器２２に接続されている。
続されている。この周波数誤差補正器２０は、送信搬送
周波数と局部発振信号の周波数のずれによって生ずる位
相差信号の周波数誤差を補正する回路である。周波数誤
差補正器２０は、更に判定器２２に接続されている。
【０００７】判定器２２は、周波数誤差補正器２０によ
って周波数誤差が補正された位相差信号に基づき１、０
データを判定する回路である。従って、判定器２２から
出力端子２４に出力される信号は、送信されたデータを
復調したものである。
って周波数誤差が補正された位相差信号に基づき１、０
データを判定する回路である。従って、判定器２２から
出力端子２４に出力される信号は、送信されたデータを
復調したものである。
【０００８】また、判定器２２の出力は、周波数誤差補
正器２０における周波数誤差の補正に用いられる。すな
わち、周波数誤差補正器２０は、減算器１６の後段に接
続され位相差信号の周波数誤差を補正する周波数誤差補
正回路２６と、周波数誤差補正回路２６の出力及び判定
器２２の出力に基づき周波数誤差を検出する周波数誤差
検出回路２８と、周波数誤差検出回路２８の出力を平均
化し、周波数誤差補正回路２６に補正量を供給する平均
化回路３０と、から構成されている。
正器２０における周波数誤差の補正に用いられる。すな
わち、周波数誤差補正器２０は、減算器１６の後段に接
続され位相差信号の周波数誤差を補正する周波数誤差補
正回路２６と、周波数誤差補正回路２６の出力及び判定
器２２の出力に基づき周波数誤差を検出する周波数誤差
検出回路２８と、周波数誤差検出回路２８の出力を平均
化し、周波数誤差補正回路２６に補正量を供給する平均
化回路３０と、から構成されている。
【０００９】周波数誤差補正回路２６は、平均化回路３
０から出力される補正量を減算器１６から出力される位
相差信号に加算する加算器である。周波数誤差補正回路
２６において補正が不足ないし過剰となった場合には、
この不足または過剰分が周波数誤差検出回路２８におい
て検出される。周波数誤差検出回路２８からは、補正を
適正にするための位相データが出力され、平均化回路３
０は、周波数誤差検出回路２８の出力を平均化すること
によってノイズなどによる位相データ変化分を平滑化
し、周波数誤差補正回路２６に補正量を供給する。
０から出力される補正量を減算器１６から出力される位
相差信号に加算する加算器である。周波数誤差補正回路
２６において補正が不足ないし過剰となった場合には、
この不足または過剰分が周波数誤差検出回路２８におい
て検出される。周波数誤差検出回路２８からは、補正を
適正にするための位相データが出力され、平均化回路３
０は、周波数誤差検出回路２８の出力を平均化すること
によってノイズなどによる位相データ変化分を平滑化
し、周波数誤差補正回路２６に補正量を供給する。
【００１０】ここで、この従来技術の問題点を明確にす
るために、位相データ変換器１４の回路構成及びその動
作について説明する。
るために、位相データ変換器１４の回路構成及びその動
作について説明する。
【００１１】図７には、位相データ変換器１４の一例構
成が示されている。この図に示される位相データ変換器
１４は、ローカルマスタ発振器１０からの出力を取り込
み、それぞれ位相の異なる基準信号θ1 〜θ8 に変換す
るために、分周器３２及びシフトレジスタ３４を備えて
いる。ローカルマスタ発振器１０からの局部発振信号
（ｍ×ｆ0 ）は、分周器３２によりｍ分周され、周波数
ｆ0 の信号としてシフトレジスタ３４に供給される。シ
フトレジスタ３４には、クロック（ＣＬＫ）として局部
発振信号が入力され、シフトレジスタ３４はこのクロッ
クに応じて周波数ｆ0 の信号をシフトし、それぞれ異な
る位相を有する基準信号θ1 〜θ8 として出力する。
成が示されている。この図に示される位相データ変換器
１４は、ローカルマスタ発振器１０からの出力を取り込
み、それぞれ位相の異なる基準信号θ1 〜θ8 に変換す
るために、分周器３２及びシフトレジスタ３４を備えて
いる。ローカルマスタ発振器１０からの局部発振信号
（ｍ×ｆ0 ）は、分周器３２によりｍ分周され、周波数
ｆ0 の信号としてシフトレジスタ３４に供給される。シ
フトレジスタ３４には、クロック（ＣＬＫ）として局部
発振信号が入力され、シフトレジスタ３４はこのクロッ
クに応じて周波数ｆ0 の信号をシフトし、それぞれ異な
る位相を有する基準信号θ1 〜θ8 として出力する。
【００１２】また、位相データ変換器１４は、入力端子
１２からＰＳＫ変調波信号を取り込み、電圧レベルを制
限するリミタ３６と、リミタ３６から出力される変調波
信号を基準信号θ1 〜θ8 とそれぞれ比較する８個の位
相比較器３８−１、３８−２、…、３８−８と、この位
相比較器３８−１、３８−２、…、３８−８の出力に基
づき変調波信号の位相を判定して位相データとして出力
する位相データ判定回路４０と、を備えている。
１２からＰＳＫ変調波信号を取り込み、電圧レベルを制
限するリミタ３６と、リミタ３６から出力される変調波
信号を基準信号θ1 〜θ8 とそれぞれ比較する８個の位
相比較器３８−１、３８−２、…、３８−８と、この位
相比較器３８−１、３８−２、…、３８−８の出力に基
づき変調波信号の位相を判定して位相データとして出力
する位相データ判定回路４０と、を備えている。
【００１３】次に、この従来例の動作について説明す
る。図８には、この実施例における位相データ変換器１
４の動作がタイミングチャートとして示されている。
る。図８には、この実施例における位相データ変換器１
４の動作がタイミングチャートとして示されている。
【００１４】この図に示されるように、基準信号θ1 〜
θ8 は、それぞれ４５°ずつ異なる位相を有している。
例えば、基準信号θ1は２２．５°、基準信号θ2 は６
７．５°、…基準信号θ8は３３７．５°の位相を有し
ている。
θ8 は、それぞれ４５°ずつ異なる位相を有している。
例えば、基準信号θ1は２２．５°、基準信号θ2 は６
７．５°、…基準信号θ8は３３７．５°の位相を有し
ている。
【００１５】ここで、（ｎ−１）番目のシンボルにおい
て、変調波信号θn-1 が入力された場合を考える。この
とき、位相比較器３８−１、３８−２、…、３８−８
は、それぞれ基準信号θ1 、θ2 、…、θ8 と変調波信
号θn-1 と比較する。比較の結果一致した場合には、位
相比較器３８−１、３８−２、…、３８−８はＨ値の信
号を、不一致の場合にはＬ値の信号を出力する。
て、変調波信号θn-1 が入力された場合を考える。この
とき、位相比較器３８−１、３８−２、…、３８−８
は、それぞれ基準信号θ1 、θ2 、…、θ8 と変調波信
号θn-1 と比較する。比較の結果一致した場合には、位
相比較器３８−１、３８−２、…、３８−８はＨ値の信
号を、不一致の場合にはＬ値の信号を出力する。
【００１６】変調波信号θn-1 が例えば１７０°の位相
を有していた場合、基準信号θ1 〜θ4 の位相は１７０
°より小さいため、位相比較器３８−１〜３８−４の出
力はＨ値となる。しかし、位相比較器３８−５に供給さ
れる基準信号θ5 の位相が２０２．５であることから、
位相比較器３８−５の出力はＬ値となる。同様に位相比
較器３８−６〜３８−８の出力もＬ値となる。従って、
位相データ判定回路４０に供給される信号は位相比較器
３８昇順でいうと、ＨＨＨＨＬＬＬＬとなる。位相デー
タ判定回路４０においては、位相比較器３８−１、３８
−２、…、３８−８から供給される信号に基づき変調波
信号θn-1 の属する位相の範囲を判定する。この場合、
位相は比較器３８−４から供給される信号がＨ値、位相
比較器３８−５から供給される信号がＬ値であることか
ら、変調波信号θn-1 の位相が１５７．５°から２０
２．５°の範囲に属すると判定される。位相データ判定
回路４０は、この場合、１５７．５°〜２０２．５°の
範囲を代表する値、例えば１８０°を位相データとして
出力する。
を有していた場合、基準信号θ1 〜θ4 の位相は１７０
°より小さいため、位相比較器３８−１〜３８−４の出
力はＨ値となる。しかし、位相比較器３８−５に供給さ
れる基準信号θ5 の位相が２０２．５であることから、
位相比較器３８−５の出力はＬ値となる。同様に位相比
較器３８−６〜３８−８の出力もＬ値となる。従って、
位相データ判定回路４０に供給される信号は位相比較器
３８昇順でいうと、ＨＨＨＨＬＬＬＬとなる。位相デー
タ判定回路４０においては、位相比較器３８−１、３８
−２、…、３８−８から供給される信号に基づき変調波
信号θn-1 の属する位相の範囲を判定する。この場合、
位相は比較器３８−４から供給される信号がＨ値、位相
比較器３８−５から供給される信号がＬ値であることか
ら、変調波信号θn-1 の位相が１５７．５°から２０
２．５°の範囲に属すると判定される。位相データ判定
回路４０は、この場合、１５７．５°〜２０２．５°の
範囲を代表する値、例えば１８０°を位相データとして
出力する。
【００１７】同様に、ｎ番目のシンボルにおいて変調波
信号θn が供給された場合、この変調波信号θn が２６
５°の位相を有しているとすれば、位相比較器３８−１
〜３８−８の出力は、順にＨＨＬＬＬＬＨＨとなる。位
相データ判定回路４０は、タイミングｎ−１の場合と同
様に判定を行い、２４７．５°〜２９２．５°を代表す
る値である２７０°を位相データとして出力する。
信号θn が供給された場合、この変調波信号θn が２６
５°の位相を有しているとすれば、位相比較器３８−１
〜３８−８の出力は、順にＨＨＬＬＬＬＨＨとなる。位
相データ判定回路４０は、タイミングｎ−１の場合と同
様に判定を行い、２４７．５°〜２９２．５°を代表す
る値である２７０°を位相データとして出力する。
【００１８】図９には、位相データ変換器１４の他の構
成例が示されている。図１０は図９の動作説明図であ
る。この構成例は、ローカルマスタ発振器１０の出力を
分周して局発信号Ａ1 を得、ＰＳＫ変調波とこの局発信
号Ａ1 の位相差をカウントするものである。
成例が示されている。図１０は図９の動作説明図であ
る。この構成例は、ローカルマスタ発振器１０の出力を
分周して局発信号Ａ1 を得、ＰＳＫ変調波とこの局発信
号Ａ1 の位相差をカウントするものである。
【００１９】この図に示される構成は、入力端子１２か
ら取り込まれるＰＳＫ変調波の電圧レベルを制限するリ
ミタ３６と、ローカルマスタ発振器１０から出力される
周波数ｍ×ｆ0 の局部発振信号をｍ分周し周波数ｆ0 の
局発信号Ａ1 を出力する分周器４２と、セット入力
（Ｓ）にリミタ３６の出力を、リセット入力（Ｒ）に局
発信号Ａ1 を、それぞれディジタル信号として入力する
フリップフロップ（以後ＦＦ）４４と、を備えている。
ら取り込まれるＰＳＫ変調波の電圧レベルを制限するリ
ミタ３６と、ローカルマスタ発振器１０から出力される
周波数ｍ×ｆ0 の局部発振信号をｍ分周し周波数ｆ0 の
局発信号Ａ1 を出力する分周器４２と、セット入力
（Ｓ）にリミタ３６の出力を、リセット入力（Ｒ）に局
発信号Ａ1 を、それぞれディジタル信号として入力する
フリップフロップ（以後ＦＦ）４４と、を備えている。
【００２０】この構成例で、ＦＦ４４のセット入力には
ＰＳＫ変調波が供給され、これと位相比較される局発信
号Ａ1 はローカルマスタ発振器１０及び分周器４２で生
成され、ＦＦ４４のリセット入力へ供給される。従っ
て、図１０においてＢで示されるように、この構成例に
おけるＦＦ４４のＱ出力の正のパルス幅は、ＰＳＫ変調
波の立ち上がりから局発信号Ａ1 の立ち上がりまでとな
る。
ＰＳＫ変調波が供給され、これと位相比較される局発信
号Ａ1 はローカルマスタ発振器１０及び分周器４２で生
成され、ＦＦ４４のリセット入力へ供給される。従っ
て、図１０においてＢで示されるように、この構成例に
おけるＦＦ４４のＱ出力の正のパルス幅は、ＰＳＫ変調
波の立ち上がりから局発信号Ａ1 の立ち上がりまでとな
る。
【００２１】さらに、この構成例は、ＦＦ４４のＱ出力
をカウンタイネーブル（ＣＥ）入力から入力し、周波数
ｍ×ｆ0 を有するローカルマスタ発振器１０出力をカウ
ントクロックとして計数するカウンタ４６を備えてい
る。カウンタ４６のリセット入力（ＲＥＳＥＴ）には、
分周器４２からパルスＡ2 が供給される。
をカウンタイネーブル（ＣＥ）入力から入力し、周波数
ｍ×ｆ0 を有するローカルマスタ発振器１０出力をカウ
ントクロックとして計数するカウンタ４６を備えてい
る。カウンタ４６のリセット入力（ＲＥＳＥＴ）には、
分周器４２からパルスＡ2 が供給される。
【００２２】従って、カウンタ４６は、カウンタイネー
ブル入力の立ち上がり（ＰＳＫ変調波の立ち上がり）か
らリセット入力の立ち下がり（パルスＡ2 の立ち下が
り）までを、周波数ｍ×ｆ0 のクロックでカウントす
る。カウンタ４６をリセットする分周器４２のパルス出
力Ａ2 は、局発信号Ａ1 の立ち上がりと同期している。
この結果、カウンタ４６の計数値は、信号Ｂのパルス
幅、従ってＰＳＫ変調波と局発信号Ａ1 の位相差を示す
値となる。
ブル入力の立ち上がり（ＰＳＫ変調波の立ち上がり）か
らリセット入力の立ち下がり（パルスＡ2 の立ち下が
り）までを、周波数ｍ×ｆ0 のクロックでカウントす
る。カウンタ４６をリセットする分周器４２のパルス出
力Ａ2 は、局発信号Ａ1 の立ち上がりと同期している。
この結果、カウンタ４６の計数値は、信号Ｂのパルス
幅、従ってＰＳＫ変調波と局発信号Ａ1 の位相差を示す
値となる。
【００２３】そして、この構成例は、カウンタ４６の計
数値をラッチするラッチ回路４８と、ラッチ回路４８に
パルス出力Ａ2 を反転して供給するインバータ５０と、
を備えている。ラッチ回路４８はカウンタ４６の計数値
をラッチし、その後、カウンタ４６はパルス出力Ａ2 で
リセットされ次の位相比較動作に入る。
数値をラッチするラッチ回路４８と、ラッチ回路４８に
パルス出力Ａ2 を反転して供給するインバータ５０と、
を備えている。ラッチ回路４８はカウンタ４６の計数値
をラッチし、その後、カウンタ４６はパルス出力Ａ2 で
リセットされ次の位相比較動作に入る。
【００２４】以上のようにこの構成例では、ラッチ回路
４８の出力がＰＳＫ変調波と局発信号Ａ1 との位相差を
示す位相データ変換器１４の出力となる。
４８の出力がＰＳＫ変調波と局発信号Ａ1 との位相差を
示す位相データ変換器１４の出力となる。
【００２５】
【発明が解決しようとする課題】従来の構成では、位相
データ変換器が以上のような構成となっているため、ロ
ーカルマスタ発振器の発振周波数として変調周波数ｆ0
のｍ倍が必要であった。このｍは、位相データの量子化
ビット数をＭとすると、ｍ＝２M である。量子化ビット
数Ｍが高い程、復調特性が優れているが、反面、ディジ
タル回路は一般に周波数が高い程消費電力が大きいプロ
セスが必要となり、また同一プロセスならば周波数が高
い程消費電力が大きい。従って、従来の構成では、量子
化ビット数Ｍを大きくするためには電力消費の増大を甘
受しなければならないという問題が生じていた。
データ変換器が以上のような構成となっているため、ロ
ーカルマスタ発振器の発振周波数として変調周波数ｆ0
のｍ倍が必要であった。このｍは、位相データの量子化
ビット数をＭとすると、ｍ＝２M である。量子化ビット
数Ｍが高い程、復調特性が優れているが、反面、ディジ
タル回路は一般に周波数が高い程消費電力が大きいプロ
セスが必要となり、また同一プロセスならば周波数が高
い程消費電力が大きい。従って、従来の構成では、量子
化ビット数Ｍを大きくするためには電力消費の増大を甘
受しなければならないという問題が生じていた。
【００２６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、擬似的に量子化ビ
ット数Ｍを大きくすることにより、電力消費を抑えつ
つ、優れた復調特性を得ることが可能な遅延検波回路を
提供することを目的とする。
とを課題としてなされたものであり、擬似的に量子化ビ
ット数Ｍを大きくすることにより、電力消費を抑えつ
つ、優れた復調特性を得ることが可能な遅延検波回路を
提供することを目的とする。
【００２７】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、位相データ変換器によって得られ
異なるタイミングに係る複数の位相データを、当該位相
データの中間値を示しＭ＋Ｎビット（Ｍ，Ｎ；自然数）
から構成される位相データに合成し、１シンボル遅延器
及び減算器に供給する位相データ合成器を備えることを
特徴とする。
るために、本発明は、位相データ変換器によって得られ
異なるタイミングに係る複数の位相データを、当該位相
データの中間値を示しＭ＋Ｎビット（Ｍ，Ｎ；自然数）
から構成される位相データに合成し、１シンボル遅延器
及び減算器に供給する位相データ合成器を備えることを
特徴とする。
【００２８】
【作用】本発明の遅延検波回路においては、位相データ
変換器によって得られ異なるタイミングに係る複数の位
相データが、当該位相データの中間値を示しＭ＋Ｎビッ
トから構成される位相データに合成される。従って、量
子化ビット数Ｍが増大することなく、位相データの分解
能が向上し、（同一周波数であれば）擬似的にＭが大き
くなる。
変換器によって得られ異なるタイミングに係る複数の位
相データが、当該位相データの中間値を示しＭ＋Ｎビッ
トから構成される位相データに合成される。従って、量
子化ビット数Ｍが増大することなく、位相データの分解
能が向上し、（同一周波数であれば）擬似的にＭが大き
くなる。
【００２９】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図６乃至図１０に示される従来
例と同様の構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図６乃至図１０に示される従来
例と同様の構成には同一の符号を付し説明を省略する。
【００３０】図１には、本発明の一実施例に係る遅延検
波回路の構成が示されている。この図で示される回路は
４相ＰＳＫの遅延検波回路例である。
波回路の構成が示されている。この図で示される回路は
４相ＰＳＫの遅延検波回路例である。
【００３１】この実施例においては、従来例における位
相データ変換器１４と減算器１６及び１シンボル遅延器
１８の間に、位相データ合成器５０を加えたものであ
る。この位相データ合成器５０は、後述する狭角合成器
により位相データ変換器１４の出力を合成し分解能を上
げるものであり、本発明の特徴とする構成である。
相データ変換器１４と減算器１６及び１シンボル遅延器
１８の間に、位相データ合成器５０を加えたものであ
る。この位相データ合成器５０は、後述する狭角合成器
により位相データ変換器１４の出力を合成し分解能を上
げるものであり、本発明の特徴とする構成である。
【００３２】図２にはこの位相データ合成器５０の構成
例が示されている。ここでは、位相データ変換器１４の
出力を３ビット、つまり位相データ合成器５０の入力を
３ビットとする。また、位相データ変換器１４として図
９の構成を仮定する（なお、図７の構成を採用した場合
には以下の説明中「局発信号Ａ2 」を「分周器３２の出
力」と置き換えれば良い）。
例が示されている。ここでは、位相データ変換器１４の
出力を３ビット、つまり位相データ合成器５０の入力を
３ビットとする。また、位相データ変換器１４として図
９の構成を仮定する（なお、図７の構成を採用した場合
には以下の説明中「局発信号Ａ2 」を「分周器３２の出
力」と置き換えれば良い）。
【００３３】この図の位相データ合成器５０は、シフト
レジスタ５２−１、５２−２、狭角合成器５４から構成
されている。シフトレジスタ５２−１は、位相データ変
換器１４の出力、すなわち位相データを取り込み、出力
をシフトレジスタ５２−２及び狭角合成器５４に供給す
る。シフトレジスタ５２−２は、出力を狭角合成器５４
に供給する。シフトレジスタ５２−１及び５２−２のシ
フトクロックは、周波数ｆ0 の局発信号であり、この実
施例では局発信号Ａ2 を使用する。従って、シフトレジ
スタ５２−１及び５２−２のシフトタイミングは同期し
ている。狭角合成器５４への２個の入力は、この結果、
位相データ変換器１４によって得られる位相データを同
期してシフトさせた連続する周期のデータ（各３ビッ
ト）となり、狭角合成器５４は、これらの入力を合成
し、４ビットに拡張して出力する。すなわち、両入力の
狭角の中間値を４ビットで出力することにより、量子化
ビット数を３から４に擬似的に拡張する。
レジスタ５２−１、５２−２、狭角合成器５４から構成
されている。シフトレジスタ５２−１は、位相データ変
換器１４の出力、すなわち位相データを取り込み、出力
をシフトレジスタ５２−２及び狭角合成器５４に供給す
る。シフトレジスタ５２−２は、出力を狭角合成器５４
に供給する。シフトレジスタ５２−１及び５２−２のシ
フトクロックは、周波数ｆ0 の局発信号であり、この実
施例では局発信号Ａ2 を使用する。従って、シフトレジ
スタ５２−１及び５２−２のシフトタイミングは同期し
ている。狭角合成器５４への２個の入力は、この結果、
位相データ変換器１４によって得られる位相データを同
期してシフトさせた連続する周期のデータ（各３ビッ
ト）となり、狭角合成器５４は、これらの入力を合成
し、４ビットに拡張して出力する。すなわち、両入力の
狭角の中間値を４ビットで出力することにより、量子化
ビット数を３から４に擬似的に拡張する。
【００３４】次に、この動作、すなわち本発明の特徴に
係る量子化ビット数の擬似的拡張について説明する。図
３には狭角合成器５４の一例構成が、図４にはその動作
原理がそれぞれ示されている。
係る量子化ビット数の擬似的拡張について説明する。図
３には狭角合成器５４の一例構成が、図４にはその動作
原理がそれぞれ示されている。
【００３５】図３に示される狭角合成器５４は、加算器
５６、差分検出器５８及び選択回路６０から構成されて
いる。加算器５６は、シフトレジスタ５２−１及び５２
−２から位相データを入力し、加算して出力する。加算
器５６は、桁上げビットをＭＳＢとしたビット構成で、
すなわち３ビットに１ビットを追加した４ビット構成
で、加算結果たる位相データを出力する。
５６、差分検出器５８及び選択回路６０から構成されて
いる。加算器５６は、シフトレジスタ５２−１及び５２
−２から位相データを入力し、加算して出力する。加算
器５６は、桁上げビットをＭＳＢとしたビット構成で、
すなわち３ビットに１ビットを追加した４ビット構成
で、加算結果たる位相データを出力する。
【００３６】３ビットの位相データは、図４の内側の円
内の数字により示されるように把握することができる。
すなわち、位相データ“０００”がＰＳＫ変調波と局発
信号Ａ2 の位相差が０゜〜４５゜の範囲にあることを示
し、“００１”が位相差４５゜〜９０゜を示し、…とい
うように、３ビットの位相データは、ＰＳＫ変調波と局
発信号Ａ2 の位相差と対応している。
内の数字により示されるように把握することができる。
すなわち、位相データ“０００”がＰＳＫ変調波と局発
信号Ａ2 の位相差が０゜〜４５゜の範囲にあることを示
し、“００１”が位相差４５゜〜９０゜を示し、…とい
うように、３ビットの位相データは、ＰＳＫ変調波と局
発信号Ａ2 の位相差と対応している。
【００３７】一方、加算器５６により２個の入力を加算
し４ビットに拡張した値は、（後述するように加算結果
が入力と９０゜を越える位相差を有している場合を除
き）両入力の平均値を左１ビットシフトした値に相当す
る。例えば、シフトレジスタ５２−１からの入力が“０
００”、シフトレジスタ５２−２からの入力が“００
１”であった場合、加算器５６の出力は“０００１”と
なり、“０００”と“００１”の平均値“０００．１”
を左１ビットシフトした値となる。また、局発信号Ａ2
の連続する２個の立ち下がりで位相データが変化せず、
シフトレジスタ５２−１及び５２−２の出力が共に“０
００”の場合には、加算器５６の出力は“００００”と
なる。
し４ビットに拡張した値は、（後述するように加算結果
が入力と９０゜を越える位相差を有している場合を除
き）両入力の平均値を左１ビットシフトした値に相当す
る。例えば、シフトレジスタ５２−１からの入力が“０
００”、シフトレジスタ５２−２からの入力が“００
１”であった場合、加算器５６の出力は“０００１”と
なり、“０００”と“００１”の平均値“０００．１”
を左１ビットシフトした値となる。また、局発信号Ａ2
の連続する２個の立ち下がりで位相データが変化せず、
シフトレジスタ５２−１及び５２−２の出力が共に“０
００”の場合には、加算器５６の出力は“００００”と
なる。
【００３８】このようなことから、加算器５６への入力
と加算結果の位相差が９０゜を越える場合を除き、加算
器５６の出力を位相データとしてそのまま後段の回路
（減算器１６及び１シンボル遅延器１８）に供給するこ
とにより、量子化ビット数を３から４に擬似的に拡張す
ることができるため、復調特性が向上する。また、実際
に量子化ビット数を多くしているわけではないため、量
子化ビット数に応じて定まるローカルマスタ発振器１０
の発振周波数ｍ×ｆ0 は低くて済み、電力消費の増大が
防止される。
と加算結果の位相差が９０゜を越える場合を除き、加算
器５６の出力を位相データとしてそのまま後段の回路
（減算器１６及び１シンボル遅延器１８）に供給するこ
とにより、量子化ビット数を３から４に擬似的に拡張す
ることができるため、復調特性が向上する。また、実際
に量子化ビット数を多くしているわけではないため、量
子化ビット数に応じて定まるローカルマスタ発振器１０
の発振周波数ｍ×ｆ0 は低くて済み、電力消費の増大が
防止される。
【００３９】図４には、本実施例におけるシフトレジス
タ５２−１及び５２−２の出力と狭角合成器５４の出力
との関係が図示されている。先にも説明したように、内
側の円内の数字はシフトレジスタ５２−１及び５２−２
からの３ビットの位相データを示しており、外側の円内
には量子化ビット数の擬似的拡張後の４ビットの位相デ
ータが示されている。
タ５２−１及び５２−２の出力と狭角合成器５４の出力
との関係が図示されている。先にも説明したように、内
側の円内の数字はシフトレジスタ５２−１及び５２−２
からの３ビットの位相データを示しており、外側の円内
には量子化ビット数の擬似的拡張後の４ビットの位相デ
ータが示されている。
【００４０】先に説明したケース、すなわち加算器５６
の入力と出力の位相差が９０゜以下のケースでは、両位
相データのなす狭角の中間位置に記されている４ビット
のデータは加算器５６の出力である。例えば、“００
０”と“００１”のなす狭角の中間（４５゜）に記され
ている“０００１”は、“０００”と“００１”を加算
し４ビットに拡張した値である。
の入力と出力の位相差が９０゜以下のケースでは、両位
相データのなす狭角の中間位置に記されている４ビット
のデータは加算器５６の出力である。例えば、“００
０”と“００１”のなす狭角の中間（４５゜）に記され
ている“０００１”は、“０００”と“００１”を加算
し４ビットに拡張した値である。
【００４１】しかし、加算器５６の入力と出力の位相差
が９０゜を越えるケースでは、両位相データのなす狭角
の中間位置に記されている４ビットのデータは加算器５
６の出力とは一致しない。すなわち、加算器５６の出力
をそのまま位相データ合成器５０から出力させたので
は、その出力は加算器５６に入力される２個の位相デー
タの中間値に相当する位相データとならず、分解能の向
上にも寄与しない。このようなケースでは、加算器５６
の出力を１８０゜回転させたものが、ちょうど、両位相
データのなす狭角の中間位置に記されている４ビットの
データに相当する。
が９０゜を越えるケースでは、両位相データのなす狭角
の中間位置に記されている４ビットのデータは加算器５
６の出力とは一致しない。すなわち、加算器５６の出力
をそのまま位相データ合成器５０から出力させたので
は、その出力は加算器５６に入力される２個の位相デー
タの中間値に相当する位相データとならず、分解能の向
上にも寄与しない。このようなケースでは、加算器５６
の出力を１８０゜回転させたものが、ちょうど、両位相
データのなす狭角の中間位置に記されている４ビットの
データに相当する。
【００４２】例を挙げて説明すると、次のようになる。
シフトレジスタ５２−１から加算器５６に入力される位
相データが“０００”、シフトレジスタ５２−２から加
算器５６に入力される位相データが“１１１”の場合、
両者を加算し４ビットに拡張すると、“０１１１”とな
る。“０１１１”は図上１８０゜方向、すなわち位相デ
ータ“０００”と“１１１”のなす広角の中心方向に記
されている。この場合、狭角の中心方向は０゜であり、
“０１１１”を１８０゜回転した位相データ“１１１
１”が狭角の中心方向の位相データである。従って、位
相データ変換器１４において局発信号Ａ2 のある立ち上
がりで“１１１”の位相データが得られており、これに
続く立ち上がりで“０００”の位相データが得られてい
る場合、加算器５６の出力を１８０゜回転させることに
より、狭角の中心方向の位相データが得られる。
シフトレジスタ５２−１から加算器５６に入力される位
相データが“０００”、シフトレジスタ５２−２から加
算器５６に入力される位相データが“１１１”の場合、
両者を加算し４ビットに拡張すると、“０１１１”とな
る。“０１１１”は図上１８０゜方向、すなわち位相デ
ータ“０００”と“１１１”のなす広角の中心方向に記
されている。この場合、狭角の中心方向は０゜であり、
“０１１１”を１８０゜回転した位相データ“１１１
１”が狭角の中心方向の位相データである。従って、位
相データ変換器１４において局発信号Ａ2 のある立ち上
がりで“１１１”の位相データが得られており、これに
続く立ち上がりで“０００”の位相データが得られてい
る場合、加算器５６の出力を１８０゜回転させることに
より、狭角の中心方向の位相データが得られる。
【００４３】このように１８０゜反転をしなければ狭角
の中心方向の位相データが得られない状況は、一般的に
は、加算器５６の入力と出力の間に９０゜の位相差があ
る場合に生じる。これに基づき、本実施例における狭角
合成器５４は、加算器５６の出力をそのまま狭角合成器
５４の出力とするか、あるいは１８０゜回転させたもの
とするか、を切り換えるべく、選択回路６０を備えてい
る。また、この切り換えのための信号を出力する構成と
して、差分検出器５８を備えている。
の中心方向の位相データが得られない状況は、一般的に
は、加算器５６の入力と出力の間に９０゜の位相差があ
る場合に生じる。これに基づき、本実施例における狭角
合成器５４は、加算器５６の出力をそのまま狭角合成器
５４の出力とするか、あるいは１８０゜回転させたもの
とするか、を切り換えるべく、選択回路６０を備えてい
る。また、この切り換えのための信号を出力する構成と
して、差分検出器５８を備えている。
【００４４】差分検出器５８は、加算器５６への入力の
うちどちらか一方と加算器５６の出力とを入力する。差
分検出器５８は、２個の入力の差分を検出し、その絶対
値が９０°を越えているかどうかを示す信号を選択回路
６０に供給する。選択回路６０は、越えている旨の信号
に応じて加算器５６の出力をそのまま４ビットの位相デ
ータとして出力し、越えていない旨の信号に応じて１８
０゜回転（すなわち最上位ビットを反転）させて出力す
る。
うちどちらか一方と加算器５６の出力とを入力する。差
分検出器５８は、２個の入力の差分を検出し、その絶対
値が９０°を越えているかどうかを示す信号を選択回路
６０に供給する。選択回路６０は、越えている旨の信号
に応じて加算器５６の出力をそのまま４ビットの位相デ
ータとして出力し、越えていない旨の信号に応じて１８
０゜回転（すなわち最上位ビットを反転）させて出力す
る。
【００４５】従って、加算器５６への入力と加算結果の
位相差が９０゜を越える場合でも、越えない場合と同様
の効果を得ることができる。
位相差が９０゜を越える場合でも、越えない場合と同様
の効果を得ることができる。
【００４６】なお、本発明は、Ｎ相のＰＳＫやπ／４シ
フトＱＰＳＫの復調回路にも適用できる。また、３ビッ
トから４ビットへの構成例を示したが、変調波周波数と
データの伝送速度の関係、またプロセスの関係から、一
般に、ＭビットからＭ＋Ｎ（Ｍ、Ｎ；自然数）への拡張
ができることは言うまでもない。図５にＭ＝４、Ｎ＝２
の実験結果として示されるように、本発明では従来より
理論値に近くより良好な復調特性となる。
フトＱＰＳＫの復調回路にも適用できる。また、３ビッ
トから４ビットへの構成例を示したが、変調波周波数と
データの伝送速度の関係、またプロセスの関係から、一
般に、ＭビットからＭ＋Ｎ（Ｍ、Ｎ；自然数）への拡張
ができることは言うまでもない。図５にＭ＝４、Ｎ＝２
の実験結果として示されるように、本発明では従来より
理論値に近くより良好な復調特性となる。
【００４７】
【発明の効果】以上説明したように本発明によれば、異
なるタイミングの位相データを加算しビット数を拡張す
ることにより、擬似的に量子化ビット数を増加させるよ
うにしたため、従来と同じ周波数、すなわち同等の電力
消費で良好な復調特性を有する遅延検波回路を実現でき
る。
なるタイミングの位相データを加算しビット数を拡張す
ることにより、擬似的に量子化ビット数を増加させるよ
うにしたため、従来と同じ周波数、すなわち同等の電力
消費で良好な復調特性を有する遅延検波回路を実現でき
る。
【図１】本発明の一実施例に係る遅延検波回路を示すブ
ロック図である。
ロック図である。
【図２】この実施例における位相データ合成器の構成を
示すブロック図である。
示すブロック図である。
【図３】この実施例の位相データ合成器における狭角合
成器の構成を示すブロック図である。
成器の構成を示すブロック図である。
【図４】位相データ合成器の動作説明図である。
【図５】本発明の復調特性を示す図である。
【図６】従来における遅延検波回路の一例構成を示すブ
ロック図である。
ロック図である。
【図７】位相データ変換器の一例構成を示すブロック図
である。
である。
【図８】図７の位相データ変換器の動作を示すタイミン
グチャート図である。
グチャート図である。
【図９】位相データ変換器の他の一例構成を示すブロッ
ク図である。
ク図である。
【図１０】図９の位相データ変換器の動作を示すタイミ
ングチャート図である。
ングチャート図である。
１０ ローカルマスタ発振器 １２ 入力端子 １４ 位相データ変換器 １６ 減算器 １８ １シンボル遅延器 ２０ 周波数誤差補正器 ２２ 判定器 ２４ 出力端子 ２６ 周波数誤差補正回路 ２８ 周波数誤差検出回路 ３０ 平均化回路 ５０ 位相データ合成器 ５２−１，５２−２ シフトレジスタ ５４ 狭角合成器 ５６ 加算器 ５８ 差分検出器 ６０ 選択回路
Claims (1)
- 【請求項１】 所定周波数の局部発振信号を出力するロ
ーカルマスタ発振器と、ＰＳＫ変調波信号を局部発振信
号によりＭビット（Ｍ；自然数）の位相データに変換す
る位相データ変換器と、位相データを１シンボル時間遅
延させる１シンボル遅延器と、１シンボル遅延した位相
データと位相データを比較し１シンボル時間における位
相データの変化を求め位相差信号として出力する減算器
と、位相差信号に基づきシンボルの判定を行う判定器
と、を備え、ＰＳＫ変調波信号を遅延検波する遅延検波
回路において、 位相データ変換器によって得られ異なるタイミングに係
る複数の位相データを、当該位相データの中間値を示し
Ｍ＋Ｎビット（Ｎ；自然数）から構成される位相データ
に合成し、１シンボル遅延器及び減算器に供給する位相
データ合成器を備えることを特徴とする遅延検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333759A JPH0824314B2 (ja) | 1991-12-18 | 1991-12-18 | Ｐｓｋ変調波の遅延検波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333759A JPH0824314B2 (ja) | 1991-12-18 | 1991-12-18 | Ｐｓｋ変調波の遅延検波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167631A JPH05167631A (ja) | 1993-07-02 |
| JPH0824314B2 true JPH0824314B2 (ja) | 1996-03-06 |
Family
ID=18269644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333759A Expired - Fee Related JPH0824314B2 (ja) | 1991-12-18 | 1991-12-18 | Ｐｓｋ変調波の遅延検波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824314B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153920A (ja) | 1995-11-28 | 1997-06-10 | Sanyo Electric Co Ltd | デジタル復調器 |
-
1991
- 1991-12-18 JP JP3333759A patent/JPH0824314B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167631A (ja) | 1993-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |