JPH08241961A - 垂直方向集積化回路のチップ層間の容量性信号伝送用回路装置及び該回路装置の作製方法 - Google Patents
垂直方向集積化回路のチップ層間の容量性信号伝送用回路装置及び該回路装置の作製方法Info
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Abstract
(57)【要約】
【目的】 自由にセッティング配置可能且つ信頼性のあ
る多数の信号接続（路）が或１つのチップ層の内部から
１つの隣接するチップ層へ直接的に形成され得る垂直方
向集積化回路のチップ層間の信号伝送装置を提供するこ
と。 【構成】 垂直方向集積化回路のチップ層間の容量性信
号伝送用回路装置において、或１つのチップ層
（Ｌn+1）における当該回路の部分と、ささら成るもう
１つのチップチップ層（Ｌn）における当該回路の更な
るもう１つの部分との間に結合容量（Ｃｋ）が設けられ
ていること。
る多数の信号接続（路）が或１つのチップ層の内部から
１つの隣接するチップ層へ直接的に形成され得る垂直方
向集積化回路のチップ層間の信号伝送装置を提供するこ
と。 【構成】 垂直方向集積化回路のチップ層間の容量性信
号伝送用回路装置において、或１つのチップ層
（Ｌn+1）における当該回路の部分と、ささら成るもう
１つのチップチップ層（Ｌn）における当該回路の更な
るもう１つの部分との間に結合容量（Ｃｋ）が設けられ
ていること。
Description
【０００１】
【産業上の利用分野】本発明は、垂直方向集積化回路の
チップ層間の容量性信号伝送用回路装置及びその回路装
置の作製方法に関する。
チップ層間の容量性信号伝送用回路装置及びその回路装
置の作製方法に関する。
【０００２】
【従来の技術】集積化回路は今日専らプレーナ技術で作
製される。個々の半導体チップ上での複雑性はそれの寸
法及びそれの作製に使用されるプロセステクノロジーに
より制限される。
製される。個々の半導体チップ上での複雑性はそれの寸
法及びそれの作製に使用されるプロセステクノロジーに
より制限される。
【０００３】性能の向上のため、目下追求されているア
プローチでは半導体チップの複数層が垂直方向に集積化
され、換言すれば、相互に上下に配置され、電気的に接
続される。垂直方向に集積化された回路（これは以下Ｖ
ＩＣとも称される）では３次元の回路構造は相互に無関
係にプロセス化された個別チップ層の積層体から成り、
上記チップ層は概して接着層と連結される。個々のチッ
プ層は組立の前に相応の薄い厚さにされて、良好な電気
的特性及び高い接続（連結）密度が確保される。ＳＯＩ
＝テクノロジー（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）の場合ウエーハの“薄厚化”のためのエッチス
トップとして埋め込まれた酸化物が好ましい。従来のシ
リコン−テクノロジーの場合サブストレートは１つのチ
ップ層内に含まれている、ＭＯＳ ＦＥＴのフィールド
酸化物のところまで薄厚化され、換言すれば、エッチン
グまたは、研磨により薄厚にされ、又はチップ層の下面
にて数μｍ厚のサブストレート層を有し得る。
プローチでは半導体チップの複数層が垂直方向に集積化
され、換言すれば、相互に上下に配置され、電気的に接
続される。垂直方向に集積化された回路（これは以下Ｖ
ＩＣとも称される）では３次元の回路構造は相互に無関
係にプロセス化された個別チップ層の積層体から成り、
上記チップ層は概して接着層と連結される。個々のチッ
プ層は組立の前に相応の薄い厚さにされて、良好な電気
的特性及び高い接続（連結）密度が確保される。ＳＯＩ
＝テクノロジー（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）の場合ウエーハの“薄厚化”のためのエッチス
トップとして埋め込まれた酸化物が好ましい。従来のシ
リコン−テクノロジーの場合サブストレートは１つのチ
ップ層内に含まれている、ＭＯＳ ＦＥＴのフィールド
酸化物のところまで薄厚化され、換言すれば、エッチン
グまたは、研磨により薄厚にされ、又はチップ層の下面
にて数μｍ厚のサブストレート層を有し得る。
【０００４】例えば刊行物；Ｗｉｌｌｉａｍｓ Ｒ・，
Ｍａｒｓｈ Ｏ・、“ＦｕｔｕｒｅＷＳＩ ｔｅｃｈｎ
ｏｌｏｇｙ： ｓｔａｃｋｅｄ ｍｏｎｏｌｉｔｈｉｃ
ＷＳＩ”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
ＣＨＭＴ，ｖｏｌ・１６，Ｖｏｌ．７、ｐｐ・６１０
−６１４・からは垂直方向集積化回路のチップ層間の導
電的信号伝送のための装置が公知である。ここで、ほぼ
１０μｍの厚さの比較的薄いチップ層及び微細な金属的
な接続路が必要である（殊に高い接続（路）密度のもと
で垂直方向信号接続（路）の良好な電気的特性を確保す
るためには）。ここで重大な欠点となるのは、チップ層
相互の位置整合及びチップ表面の平坦性（プレーナ性）
への極めて高い要求が課せられることである。
Ｍａｒｓｈ Ｏ・、“ＦｕｔｕｒｅＷＳＩ ｔｅｃｈｎ
ｏｌｏｇｙ： ｓｔａｃｋｅｄ ｍｏｎｏｌｉｔｈｉｃ
ＷＳＩ”、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
ＣＨＭＴ，ｖｏｌ・１６，Ｖｏｌ．７、ｐｐ・６１０
−６１４・からは垂直方向集積化回路のチップ層間の導
電的信号伝送のための装置が公知である。ここで、ほぼ
１０μｍの厚さの比較的薄いチップ層及び微細な金属的
な接続路が必要である（殊に高い接続（路）密度のもと
で垂直方向信号接続（路）の良好な電気的特性を確保す
るためには）。ここで重大な欠点となるのは、チップ層
相互の位置整合及びチップ表面の平坦性（プレーナ性）
への極めて高い要求が課せられることである。
【０００５】従って、以前、例えば下記刊行物において
チップ層間の接続（路）が側面を介して導かれる装置構
成が提案されている。
チップ層間の接続（路）が側面を介して導かれる装置構
成が提案されている。
【０００６】Ｖａｌ Ｃ．， Ｌｅｒｏｙ Ｍ・、“Ｔ
ｈｅ ３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎーａｐｐ
ｌｉｃａｔｉｏｎｓ ｆｏｒ ｍａｓｓ ｍｅｍｏｒｉ
ｅｓａｎｄ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”、Ｐｒ
ｏｃ・ ２４ｔｈ Ｓｙｍｐ・ ＩＳＨＭ、１９９１、
ｐｐ・６２−６８、このことは次のような欠点を有して
いる、即ち垂直方向接続（路）が一方では自由に配され
得ず、他方では上記ＶＩＣにおけるより数オーダ分も長
いという欠点がある。
ｈｅ ３Ｄ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎーａｐｐ
ｌｉｃａｔｉｏｎｓ ｆｏｒ ｍａｓｓ ｍｅｍｏｒｉ
ｅｓａｎｄ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”、Ｐｒ
ｏｃ・ ２４ｔｈ Ｓｙｍｐ・ ＩＳＨＭ、１９９１、
ｐｐ・６２−６８、このことは次のような欠点を有して
いる、即ち垂直方向接続（路）が一方では自由に配され
得ず、他方では上記ＶＩＣにおけるより数オーダ分も長
いという欠点がある。
【０００７】
【発明が解決すべき課題】本発明の基礎を成す課題とす
るところは自由にセッティング配置可能且つ信頼性のあ
る多数の信号接続（路）が或１つのチップ層の内部から
１つの隣接するチップ層へ直接的に形成され得、しか
も、当該の装置構成をチップ層相互間及びチップ層表面
の位置整合に対して極めて高い要求なしに作製し得るよ
うに垂直方向集積化のチップ層間の信号伝送用回路装置
及びその回路装置の作製方法を提供することにある。
るところは自由にセッティング配置可能且つ信頼性のあ
る多数の信号接続（路）が或１つのチップ層の内部から
１つの隣接するチップ層へ直接的に形成され得、しか
も、当該の装置構成をチップ層相互間及びチップ層表面
の位置整合に対して極めて高い要求なしに作製し得るよ
うに垂直方向集積化のチップ層間の信号伝送用回路装置
及びその回路装置の作製方法を提供することにある。
【０００８】
【課題を解決するための手段】上記課題は請求項１に規
定された構成要件により解決される。
定された構成要件により解決される。
【０００９】本発明により得られる利点とするところは
受信装置は結合容量の比較的大きな領域に対して確実に
機能するように設計され得、そして、信号伝送は次のよ
うな場合にも確実に機能し、即ちチップ層の表面リップ
ル（波動的変動）及び層間誘電体により存在する電極間
隔、以て結合容量が変化される場合にも又は極端な場合
電極が短縮される場合にも確実に機能し、そして、電極
が適当な選定により場合により存在する横方向ずれに対
してトレラントに設計され得、亦、送信ーおよび受信回
路が個々のチップ層の直接的な無接触のテストを可能に
し、さらに、無接触信号伝送の際の導電的チップ層間接
続（路）の作成のための最新の複雑なプロセスステップ
が回避され、そして、信号伝送は帯域幅を大して損なわ
ずに行われることである。
受信装置は結合容量の比較的大きな領域に対して確実に
機能するように設計され得、そして、信号伝送は次のよ
うな場合にも確実に機能し、即ちチップ層の表面リップ
ル（波動的変動）及び層間誘電体により存在する電極間
隔、以て結合容量が変化される場合にも又は極端な場合
電極が短縮される場合にも確実に機能し、そして、電極
が適当な選定により場合により存在する横方向ずれに対
してトレラントに設計され得、亦、送信ーおよび受信回
路が個々のチップ層の直接的な無接触のテストを可能に
し、さらに、無接触信号伝送の際の導電的チップ層間接
続（路）の作成のための最新の複雑なプロセスステップ
が回避され、そして、信号伝送は帯域幅を大して損なわ
ずに行われることである。
【００１０】請求項１から１０は本発明の装置の有利な
発展形態に係わり、ここで、請求項５の対象では有利に
信号が相補的に且つ区別的に評価され、それにより、障
害防止の改善及び隣接線路への入力結合の低減が行われ
る。
発展形態に係わり、ここで、請求項５の対象では有利に
信号が相補的に且つ区別的に評価され、それにより、障
害防止の改善及び隣接線路への入力結合の低減が行われ
る。
【００１１】
【実施例】次ぎに図を用いて本発明を詳述する。
【００１２】図１には１つのＶＩＣの２つの隣接するチ
ップ層Ｌn、Ｌn+1が示してあり、ここで チップ層Ｌn
は送信装置Ｓを有し、この送信装置はそれの出力側１に
て結合容量Ｃｋの電極ＥＬ２と接続されている。チップ
層Ｌn+1は結合容量Ｃｋの所属の対向電極ＥＬ１を有
し、このＥＬ１は受信装置Ｅの出力側２と接続されてお
り、この受信装置はチップ層Ｌn+1のところに位置し、
出力側３を有する。チップ層Ｌn及びＬn+1の双方、ない
しその中に含まれている回路はそれぞれ側壁接触接続部
を介して給電電圧線路ＶＤＤ，ＶＳＳに接続されてい
る。結合容量Ｃｋは所定のように規定された容量であっ
て、要するに場合により寄生的な容量ではない。
ップ層Ｌn、Ｌn+1が示してあり、ここで チップ層Ｌn
は送信装置Ｓを有し、この送信装置はそれの出力側１に
て結合容量Ｃｋの電極ＥＬ２と接続されている。チップ
層Ｌn+1は結合容量Ｃｋの所属の対向電極ＥＬ１を有
し、このＥＬ１は受信装置Ｅの出力側２と接続されてお
り、この受信装置はチップ層Ｌn+1のところに位置し、
出力側３を有する。チップ層Ｌn及びＬn+1の双方、ない
しその中に含まれている回路はそれぞれ側壁接触接続部
を介して給電電圧線路ＶＤＤ，ＶＳＳに接続されてい
る。結合容量Ｃｋは所定のように規定された容量であっ
て、要するに場合により寄生的な容量ではない。
【００１３】さらに結合容量の電極は隣接するチップ層
にて設けられているのみならず、相互に離隔したチップ
層にも設けられている。しかもここで相応に大きな結合
容量を比較的大きな電極面積をもって形成し得る。
にて設けられているのみならず、相互に離隔したチップ
層にも設けられている。しかもここで相応に大きな結合
容量を比較的大きな電極面積をもって形成し得る。
【００１４】チップ層Ｌn、Ｌn+1への送信装置Ｓ及び受
信装置Ｅの割付は本発明自体にとって重要でなく、次の
ようにも構成され得る、即ち受信装置Ｅはチップ層Ｌn
に設けられ、送信装置Ｓはチップ層Ｌn+1に設けられる
ようにも構成され得る。
信装置Ｅの割付は本発明自体にとって重要でなく、次の
ようにも構成され得る、即ち受信装置Ｅはチップ層Ｌn
に設けられ、送信装置Ｓはチップ層Ｌn+1に設けられる
ようにも構成され得る。
【００１５】さらに、図１に任意に設定可能な結合容量
Ｃ′ｋが破線で示してあり、該結合容量は送信装置Ｅに
接続された電極ＥＬ１′と送信装置Ｓに接続された電極
ＥＬ２′とが接続される。
Ｃ′ｋが破線で示してあり、該結合容量は送信装置Ｅに
接続された電極ＥＬ１′と送信装置Ｓに接続された電極
ＥＬ２′とが接続される。
【００１６】図２には３つの電圧／時間ダイヤグラムと
して矩形波電圧Ｕ1′が時間軸に関して示してあり、上
記電圧は送信装置Ｓの出力側に現れる。更に上記の３つ
のダイヤグラムのうち第２時間軸に関して電圧Ｕ2が示
してあり、該Ｕ2は受信装置Ｅの入力側２に加わる。上
記Ｕ2は零とは異なる直流電圧成分を有し、該成分には
所定電圧が加わる。該所定電圧はＵ1の信号エッジの時
間領域にて電圧Ｕ1の時間微分に相応し、ここで、電圧
Ｕ1の信号エッジは著しく強調されており、それぞれ直
流電圧成分に対し、ほぼ指数関数的下降ないし上昇が行
われる。第３の電圧／時間ダイヤグラムは受信装置Ｅの
出力側３における電圧Ｕ3を示し、該電圧Ｕ3は電圧Ｕ1
の矩形波状信号波形を示す。
して矩形波電圧Ｕ1′が時間軸に関して示してあり、上
記電圧は送信装置Ｓの出力側に現れる。更に上記の３つ
のダイヤグラムのうち第２時間軸に関して電圧Ｕ2が示
してあり、該Ｕ2は受信装置Ｅの入力側２に加わる。上
記Ｕ2は零とは異なる直流電圧成分を有し、該成分には
所定電圧が加わる。該所定電圧はＵ1の信号エッジの時
間領域にて電圧Ｕ1の時間微分に相応し、ここで、電圧
Ｕ1の信号エッジは著しく強調されており、それぞれ直
流電圧成分に対し、ほぼ指数関数的下降ないし上昇が行
われる。第３の電圧／時間ダイヤグラムは受信装置Ｅの
出力側３における電圧Ｕ3を示し、該電圧Ｕ3は電圧Ｕ1
の矩形波状信号波形を示す。
【００１７】次ぎに図３ａ−ｃに結合容量Ｃｋのないし
場合により、更なる結合容量Ｃｋ′の種々の実施形態が
示されている。すべての３つの実施形態ではその都度下
方電極は下方チップ層における上方ないし付加的金属層
ＯＺＭｎから成る。接触接続領域を除いて、金属層から
形成された電極がその下方に位置する層に対し、そし
て、側方に向かって酸化物ＯＸにより絶縁されている。
ここでチップ層Ｌnは所謂ＳＯＩウエーハ又は通常のシ
リコンウエーハから成る。チップ層Ｌn+1はそれぞれ接
着層Ｋを介してその下方に位置するチップ層Ｌnと機械
的に結合される。ここで、接着層Ｋはすべての３つの場
合においてそれぞれの結合容量Ｃｋ、Ｃｋ′に対する誘
電体を形成する。図３ａ，３ｂに示す装置構成の場合、
チップ層Ｌn+1はそれそれ薄厚化されたＳＯＩウエーハ
であり、該ウエーハの埋め込まれた酸化物ＢＯＸは接着
層Ｋを介してその下方に位置するチップ層Ｌの金属層Ｏ
ＺＭｎと接続されている。図３ａに示す装置構成ではチ
ップ層Ｌn+1は最も下方の導電層ＵＭＰn+1から成り、該
導電層は例えば金属又はポリシリコンから成り、リード
Ｚのところを除いて酸化物ＯＸにより取り囲まれてい
る。要するに結合容量の誘電体は図３ａの場合、酸化物
ＯＸ、埋め込まれた酸化物ＢＯＸ、接着層から成る。大
体において、設けられている下方チップ層の付加的なパ
ッシベーションー及び酸化物層は図３ａ〜３ｃでは無視
されている。
場合により、更なる結合容量Ｃｋ′の種々の実施形態が
示されている。すべての３つの実施形態ではその都度下
方電極は下方チップ層における上方ないし付加的金属層
ＯＺＭｎから成る。接触接続領域を除いて、金属層から
形成された電極がその下方に位置する層に対し、そし
て、側方に向かって酸化物ＯＸにより絶縁されている。
ここでチップ層Ｌnは所謂ＳＯＩウエーハ又は通常のシ
リコンウエーハから成る。チップ層Ｌn+1はそれぞれ接
着層Ｋを介してその下方に位置するチップ層Ｌnと機械
的に結合される。ここで、接着層Ｋはすべての３つの場
合においてそれぞれの結合容量Ｃｋ、Ｃｋ′に対する誘
電体を形成する。図３ａ，３ｂに示す装置構成の場合、
チップ層Ｌn+1はそれそれ薄厚化されたＳＯＩウエーハ
であり、該ウエーハの埋め込まれた酸化物ＢＯＸは接着
層Ｋを介してその下方に位置するチップ層Ｌの金属層Ｏ
ＺＭｎと接続されている。図３ａに示す装置構成ではチ
ップ層Ｌn+1は最も下方の導電層ＵＭＰn+1から成り、該
導電層は例えば金属又はポリシリコンから成り、リード
Ｚのところを除いて酸化物ＯＸにより取り囲まれてい
る。要するに結合容量の誘電体は図３ａの場合、酸化物
ＯＸ、埋め込まれた酸化物ＢＯＸ、接着層から成る。大
体において、設けられている下方チップ層の付加的なパ
ッシベーションー及び酸化物層は図３ａ〜３ｃでは無視
されている。
【００１８】両電極の間隔を低減するため図３ｂ図に示
すように図３ａと代替的に直接的に、島状にドーピング
されたシリコン領域ＩＳＩn+1が電極として使用され
る。
すように図３ａと代替的に直接的に、島状にドーピング
されたシリコン領域ＩＳＩn+1が電極として使用され
る。
【００１９】更なる選択例として、図３Ｃに示すよう
に、チップ層Ｌn+1は薄厚化されたシリコンウエーハ又
は比較的厚い状態に保たれたシリコン層を有するＳＯＩ
ウエーハから成り、次のようにして形成される、即ちシ
リコン層ＳＩの後面にて絶縁酸化物層ＯＸによりシリコ
ン層ＳＩとは別個に（から分離された）後面金属層ＲＭ
n+1が被着されるようにするのである。電極の、リード
線路Ｚとの接続は次のようにして行われる、即ちシリコ
ン層ＳＩに切欠部を施され、金属性貫通接触接続部（こ
れは酸化物によりシリコン層ＳＩから分離される）が実
施されるのである。当該実施形態では結合容量の誘電体
はたんに接着層のみから成り、それにより、結合容量の
各電極は比較的相互に直ぐ密接し合っている。ここで、
図３Ｃの後者の実施形態では電極の接触が起こり易い。
このことは問題ない、それというのは両チップ層の各回
路部分間の信頼性のある電気的接続のみが重要であるか
らである。
に、チップ層Ｌn+1は薄厚化されたシリコンウエーハ又
は比較的厚い状態に保たれたシリコン層を有するＳＯＩ
ウエーハから成り、次のようにして形成される、即ちシ
リコン層ＳＩの後面にて絶縁酸化物層ＯＸによりシリコ
ン層ＳＩとは別個に（から分離された）後面金属層ＲＭ
n+1が被着されるようにするのである。電極の、リード
線路Ｚとの接続は次のようにして行われる、即ちシリコ
ン層ＳＩに切欠部を施され、金属性貫通接触接続部（こ
れは酸化物によりシリコン層ＳＩから分離される）が実
施されるのである。当該実施形態では結合容量の誘電体
はたんに接着層のみから成り、それにより、結合容量の
各電極は比較的相互に直ぐ密接し合っている。ここで、
図３Ｃの後者の実施形態では電極の接触が起こり易い。
このことは問題ない、それというのは両チップ層の各回
路部分間の信頼性のある電気的接続のみが重要であるか
らである。
【００２０】図４ａ、図４ｂには受信装置Ｅの２つの選
択的実施形態Ｅ′、Ｅ″を結合容量Ｃｋ及び送信装置Ｓ
と共にブロック接続図で示す。ここで、２つの場合にお
いて、インバータＩ１から成り、このインバータの出力
側は同時に送信装置Ｓの出力側１を成す。該出力側１は
結合容量Ｃｋを介して、それぞれの受信装置Ｅ′ないし
Ｅ″の入力側２に安定的（一定）に接続されている。
択的実施形態Ｅ′、Ｅ″を結合容量Ｃｋ及び送信装置Ｓ
と共にブロック接続図で示す。ここで、２つの場合にお
いて、インバータＩ１から成り、このインバータの出力
側は同時に送信装置Ｓの出力側１を成す。該出力側１は
結合容量Ｃｋを介して、それぞれの受信装置Ｅ′ないし
Ｅ″の入力側２に安定的（一定）に接続されている。
【００２１】図４ａに示す受信装置Ｅ′はヒステリシス
特性付き比較器ＣＯＭＰである。ここで、入力側２にお
ける信号は基準比較電圧Ｖｒｅｆと比較され、受信装置
Ｅ′の出力側３における状態はヒステリシス特性により
保持される。
特性付き比較器ＣＯＭＰである。ここで、入力側２にお
ける信号は基準比較電圧Ｖｒｅｆと比較され、受信装置
Ｅ′の出力側３における状態はヒステリシス特性により
保持される。
【００２２】図４に示す選択的受信装置Ｅ″は入力側２
を有し、該入力側はプリアンプＡＭＰの入力側と接続さ
れている。ＡＭＰの出力側は保持素子ＬＡと接続されて
おり、該保持素子は入力側２に丁度パルスが加わってい
ない場合出力側３における信号を保持する。
を有し、該入力側はプリアンプＡＭＰの入力側と接続さ
れている。ＡＭＰの出力側は保持素子ＬＡと接続されて
おり、該保持素子は入力側２に丁度パルスが加わってい
ない場合出力側３における信号を保持する。
【００２３】図５ａにはＣＭＯＳ技術で実現されたヒス
テリシス特性付き比較器を有する受信装置Ｅ″を示し、
上記受信装置は８つのＭＯＳ−ＦＥＴ１′．．．Ｔ８′
を有する。トランジスタＴ１′，Ｔ２′及びＴ７′はＰ
チャネルＦＥＴであり、Ｔ３′．．．Ｔ６′，Ｔ８′は
ｎチャネルＦＥＴである。Ｔ２′，Ｔ８′は直列に接続
されており、給電電圧ＶＤＤ，ＶＳＳ間に接続されてい
る。ここで、それの接続点は受信装置Ｅ′の出力側３を
成す。トランジスタＴ８′のゲート端子は受信装置Ｅ′
の入力側２に接続されており、トランジスタＴ６′，Ｔ
７′を介して基準電圧Ｖｒｅｆと接続されている。ここ
で、トランジスタＴ６′，Ｔ７′のゲート端子はトラン
ジスタＴ３′，Ｔ５′の接続ノードに接続されている。
トランジスタＴ１′はトランジスタＴ４′と直列に接続
されており、両トランジスタＴ１′，Ｔ４′の直列接続
体は給電電圧ＶＤＤ，ＶＳＳ間に接続されている。トラ
ンジスタＴ１′，Ｔ２′の両端子は両トランジスタＴ
１′，Ｔ４′の直列接続体はトランジスタＴ３′及びノ
ード８を介して両トランジスタＴ１′，Ｔ４′間の接続
点と接続されている。ここで、トランジスタＴ３′のゲ
ート端子は出力側３と接続されており、ノード８はトラ
ンジスタＴ８′を介して給電電圧ＶＳＳと接続されてい
る。
テリシス特性付き比較器を有する受信装置Ｅ″を示し、
上記受信装置は８つのＭＯＳ−ＦＥＴ１′．．．Ｔ８′
を有する。トランジスタＴ１′，Ｔ２′及びＴ７′はＰ
チャネルＦＥＴであり、Ｔ３′．．．Ｔ６′，Ｔ８′は
ｎチャネルＦＥＴである。Ｔ２′，Ｔ８′は直列に接続
されており、給電電圧ＶＤＤ，ＶＳＳ間に接続されてい
る。ここで、それの接続点は受信装置Ｅ′の出力側３を
成す。トランジスタＴ８′のゲート端子は受信装置Ｅ′
の入力側２に接続されており、トランジスタＴ６′，Ｔ
７′を介して基準電圧Ｖｒｅｆと接続されている。ここ
で、トランジスタＴ６′，Ｔ７′のゲート端子はトラン
ジスタＴ３′，Ｔ５′の接続ノードに接続されている。
トランジスタＴ１′はトランジスタＴ４′と直列に接続
されており、両トランジスタＴ１′，Ｔ４′の直列接続
体は給電電圧ＶＤＤ，ＶＳＳ間に接続されている。トラ
ンジスタＴ１′，Ｔ２′の両端子は両トランジスタＴ
１′，Ｔ４′の直列接続体はトランジスタＴ３′及びノ
ード８を介して両トランジスタＴ１′，Ｔ４′間の接続
点と接続されている。ここで、トランジスタＴ３′のゲ
ート端子は出力側３と接続されており、ノード８はトラ
ンジスタＴ８′を介して給電電圧ＶＳＳと接続されてい
る。
【００２４】トランジスタＴ４′，Ｔ５′，Ｔ８′はス
タチック動作中電流源として接続されている。トランジ
スタＴ１′，Ｔ２′はカレントミラーを形成する。ヒス
テリシス特性は出力信号に依存してトランジスタＴ５′
に形成された電流源のオン・オフにより実現され、 こ
こで、トランジスタＴ３′は出力側３に現れるローレベ
ルにより阻止され、それによりトランジスタＴ２′に対
してミラー的に流れる電流は次のような小さな値をとり
得、即ちトランジスタＴ８′は直線的領域にて小さなド
レインーソース電圧で作動され、出力レベルが低い状態
に保持されるような小さな値におかれるダイナミック動
作中トランジスタＴ６′，Ｔ７′（これはトランファゲ
ートを形成する）は基準電圧Ｖｒｅｆを入力信号２から
減結合する。結合容量を介して供給される信号パルスに
より、回路の切換過程がトリガされる。当該回路はＣＭ
ＯＳレベルで動作し、比較器は付加的に基準直流電圧Ｖ
ｒｅｆ（これはほぼ１Ｖである）を供給される。上記基
準直流電圧Ｖｒｅｆは例えばカレントミラーを介して実
現され得る。
タチック動作中電流源として接続されている。トランジ
スタＴ１′，Ｔ２′はカレントミラーを形成する。ヒス
テリシス特性は出力信号に依存してトランジスタＴ５′
に形成された電流源のオン・オフにより実現され、 こ
こで、トランジスタＴ３′は出力側３に現れるローレベ
ルにより阻止され、それによりトランジスタＴ２′に対
してミラー的に流れる電流は次のような小さな値をとり
得、即ちトランジスタＴ８′は直線的領域にて小さなド
レインーソース電圧で作動され、出力レベルが低い状態
に保持されるような小さな値におかれるダイナミック動
作中トランジスタＴ６′，Ｔ７′（これはトランファゲ
ートを形成する）は基準電圧Ｖｒｅｆを入力信号２から
減結合する。結合容量を介して供給される信号パルスに
より、回路の切換過程がトリガされる。当該回路はＣＭ
ＯＳレベルで動作し、比較器は付加的に基準直流電圧Ｖ
ｒｅｆ（これはほぼ１Ｖである）を供給される。上記基
準直流電圧Ｖｒｅｆは例えばカレントミラーを介して実
現され得る。
【００２５】トランジスタＴ１′．．Ｔ８′のチャネル
幅は順序に従って、（２０μｍ，５μｍ，１μｍ，９．
５μｍ，１μｍ，１μｍ，１μｍ，及び２μｍ）であ
る。トランジスタＴ６′のチャネル長は例えば４μｍ，
Ｔ７′のチャネルは例えば２μｍ，残りのトランジスタ
Ｔ１′．．．Ｔ５′及びトランジスタＴ８′のチャネル
長はそれぞれ例えば０．５ｍである。送信装置Ｓとして
は簡単なインバータがｎチャネルトランジスタ（これは
例えば２μｍのチャネル幅及び０．５μｍ長を有する）
及びＰチャネルトランジスタ（これは例えば５μｍのチ
ャネル幅及び例えば０．５μｍのチャネル長を有する）
により実現され得る。
幅は順序に従って、（２０μｍ，５μｍ，１μｍ，９．
５μｍ，１μｍ，１μｍ，１μｍ，及び２μｍ）であ
る。トランジスタＴ６′のチャネル長は例えば４μｍ，
Ｔ７′のチャネルは例えば２μｍ，残りのトランジスタ
Ｔ１′．．．Ｔ５′及びトランジスタＴ８′のチャネル
長はそれぞれ例えば０．５ｍである。送信装置Ｓとして
は簡単なインバータがｎチャネルトランジスタ（これは
例えば２μｍのチャネル幅及び０．５μｍ長を有する）
及びＰチャネルトランジスタ（これは例えば５μｍのチ
ャネル幅及び例えば０．５μｍのチャネル長を有する）
により実現され得る。
【００２６】完全にＣＭＯＳ技術で実現された受信装置
Ｅ″（これは保持素子及びプリアンプを有する）は図５
ｂに示されており、１０のＭＯＳ ＦＥＴ Ｔ１．．．
Ｔ１０から成る。ここで、ＭＯＳ ＦＥＴ Ｔ１．．．
Ｔ５はＰチャネルＦＥＴであり、Ｔ６．．．Ｔ１０はｎ
チャネルＦＥＴ Ｔ１である。トランジスタ対Ｔ２とＴ
７，Ｔ３とＴ８，Ｔ４とＴ９，Ｔ５とＴ１０はそれぞれ
対としてインバータとして直列接続され、給電電圧ＶＤ
ＤとＶＳＳ間に接続されている。受信装置Ｅ″の入力側
２はトランジスタ２のゲート、トランジスタＴ７のゲー
トに接続され、を介して両トランジスタＴ２．Ｔ６の接
続点４に接続されている。ここでトランジスタＴ１，Ｔ
６のゲート端子は同様に両トランジスタＴ２，Ｔ７の接
続点に接続されている。両トランジスタＴ２，Ｔ７間の
接続点４はトランジスタＴ３のゲート端子とＴ８のゲー
ト端子との双方に接続されている。トランジスタＴ３，
Ｔ８の両端子間の接続点５は両トランジスタＴ４，Ｔ９
の接続点６に接続されトランジスタＴ５，Ｔ１０のゲー
ト端子に接続されている。Ｔ５とＴ１０間の接続点は受
信装置Ｅ″の出力側３を成し、Ｔ４のゲート端子とＴ９
のゲート端子とに接続されている。トランジスタＴ２，
Ｔ７から形成されたインバータはトランスファゲートと
して接続されたトランジスタ１，Ｔ６により負帰還結合
アンプ段として作動される。該アンプ段は結合容量Ｃｋ
と共に微分器を形成する。当該の上方の遮断周波数はト
ランジスタＴ１，Ｔ２，Ｔ６，Ｔ７のゲート容量により
定まる。それによって、高周波ノイズ信号の入力結合が
阻止される。回路の入力側２にて信号パルス到来の際イ
ンバータはトランジスタＴ３，Ｔ８から信号を再度増幅
し、その結果保持素子（これはトランジスタＴ４，Ｔ
５，Ｔ９，Ｔ１０から成る）は切り換えられる。
Ｅ″（これは保持素子及びプリアンプを有する）は図５
ｂに示されており、１０のＭＯＳ ＦＥＴ Ｔ１．．．
Ｔ１０から成る。ここで、ＭＯＳ ＦＥＴ Ｔ１．．．
Ｔ５はＰチャネルＦＥＴであり、Ｔ６．．．Ｔ１０はｎ
チャネルＦＥＴ Ｔ１である。トランジスタ対Ｔ２とＴ
７，Ｔ３とＴ８，Ｔ４とＴ９，Ｔ５とＴ１０はそれぞれ
対としてインバータとして直列接続され、給電電圧ＶＤ
ＤとＶＳＳ間に接続されている。受信装置Ｅ″の入力側
２はトランジスタ２のゲート、トランジスタＴ７のゲー
トに接続され、を介して両トランジスタＴ２．Ｔ６の接
続点４に接続されている。ここでトランジスタＴ１，Ｔ
６のゲート端子は同様に両トランジスタＴ２，Ｔ７の接
続点に接続されている。両トランジスタＴ２，Ｔ７間の
接続点４はトランジスタＴ３のゲート端子とＴ８のゲー
ト端子との双方に接続されている。トランジスタＴ３，
Ｔ８の両端子間の接続点５は両トランジスタＴ４，Ｔ９
の接続点６に接続されトランジスタＴ５，Ｔ１０のゲー
ト端子に接続されている。Ｔ５とＴ１０間の接続点は受
信装置Ｅ″の出力側３を成し、Ｔ４のゲート端子とＴ９
のゲート端子とに接続されている。トランジスタＴ２，
Ｔ７から形成されたインバータはトランスファゲートと
して接続されたトランジスタ１，Ｔ６により負帰還結合
アンプ段として作動される。該アンプ段は結合容量Ｃｋ
と共に微分器を形成する。当該の上方の遮断周波数はト
ランジスタＴ１，Ｔ２，Ｔ６，Ｔ７のゲート容量により
定まる。それによって、高周波ノイズ信号の入力結合が
阻止される。回路の入力側２にて信号パルス到来の際イ
ンバータはトランジスタＴ３，Ｔ８から信号を再度増幅
し、その結果保持素子（これはトランジスタＴ４，Ｔ
５，Ｔ９，Ｔ１０から成る）は切り換えられる。
【００２７】トランジスタＴ１．．．Ｔ１０のチャネル
幅は順序１μｍ，３，５μｍ，５μｍ，２，μｍ，１０
μｍ，１μｍ，１μｍ，２μｍ，１μｍ及び４μｍに従
い選定され得る。トランジスタＴ１のチャネル長は例え
ば１μｍ，Ｔ６のチャネル長は例えば３μｍ，残りのＴ
１のチャネル長は例えば０．５μｍに選定され得る。例
えば１μｍの電極間隔の場合結合容量は１０００μｍ2
の電極面積の場合、ほぼ３０ｆＦである。回路の機能動
作は数１００ＭＨｚの領域内へまでのところで５ｆＦま
での結合容量に対して実証されている。
幅は順序１μｍ，３，５μｍ，５μｍ，２，μｍ，１０
μｍ，１μｍ，１μｍ，２μｍ，１μｍ及び４μｍに従
い選定され得る。トランジスタＴ１のチャネル長は例え
ば１μｍ，Ｔ６のチャネル長は例えば３μｍ，残りのＴ
１のチャネル長は例えば０．５μｍに選定され得る。例
えば１μｍの電極間隔の場合結合容量は１０００μｍ2
の電極面積の場合、ほぼ３０ｆＦである。回路の機能動
作は数１００ＭＨｚの領域内へまでのところで５ｆＦま
での結合容量に対して実証されている。
【００２８】結合容量の低減は相補的な信号伝送及び区
別的な（識別性を以ての）評価の場合に達成され得る。
わずかな空隙介入及び電極間隔の変動もＶＩＣ間の信号
伝送の機能を損なう。
別的な（識別性を以ての）評価の場合に達成され得る。
わずかな空隙介入及び電極間隔の変動もＶＩＣ間の信号
伝送の機能を損なう。
【００２９】
【発明の効果】本発明により、自由にセッティング配置
可能且つ信頼性のある多数の信号接続（路）が或１つの
チップ層内部から１つの隣接するチップ層へ直接的に形
成され絵、しかも、当該の装置構成をチップ層相互間及
びチップ層表面の位置整合性に対して極めて高い要求な
しに作製し得る垂直方向集積化のチップ層間の信号伝送
装置を実現したという効果が得られる。
可能且つ信頼性のある多数の信号接続（路）が或１つの
チップ層内部から１つの隣接するチップ層へ直接的に形
成され絵、しかも、当該の装置構成をチップ層相互間及
びチップ層表面の位置整合性に対して極めて高い要求な
しに作製し得る垂直方向集積化のチップ層間の信号伝送
装置を実現したという効果が得られる。
【００３０】という効果が得られる。
【図１】本発明の装置構成を有する垂直方向集積化回路
の２つの隣接チップ層の概念図である。
の２つの隣接チップ層の概念図である。
【図２】図１の装置構成の説明のための３つの電圧／時
間ダイヤグラムの波形図である。
間ダイヤグラムの波形図である。
【図３】本発明の装置構成の結合容量の第１、第２、第
３実施例の概念図である。
３実施例の概念図である。
【図４】受信装置の第１、第２実施形態を有する本発明
の装置のブロック接続図である。
の装置のブロック接続図である。
【図５】図４受信装置の詳細回路図である。
１ 出力側 ２ 出力側 ３ 出力側 ４ 接続点 ５ 接続点 ６ 接続点 Ｅ 受信装置 Ｓ 送信装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒャエル クライナー ドイツ連邦共和国 ミュンヘン ヴィンク シュトラーセ ４ (72)発明者 ローラント テーヴェス ドイツ連邦共和国 プーフハイム ビルケ ンシュトラーセ 15
Claims (10)
- 【請求項１】 垂直方向集積化回路のチップ層間の信号
伝送用回路装置において、或１つのチップ層（Ｌn+1）
における当該回路の部分と、更なるもう１つのチップ層
（Ｌn）における当該回路の更なるもう１つの部分との
間に結合容量（Ｃｋ）が設けられていることを特徴とす
る垂直方向集積化回路のチップ層間の容量性信号伝送用
回路装置。 - 【請求項２】 当該のチップ層（Ｌn+1）において、受
信装置（Ｅ）が設けられており、上記の更なるもう１つ
のチップ層において送信装置（Ｓ）が設けられており、
上記の受信装置及び送信装置は結合容量を介して相互に
結合されており、ここにおいて、上記結合容量（Ｃｋ）
は第１及び第２の横方向（ラテラル）に形成された電極
を有し、ここで、第１電極（ＥＬ１）は当該チップ層
（Ｌn+1）の１つの構成部分を成し、第２電極（ＥＬ
２）は更なる別のチップ層（Ｌn）の１つの構成部分を
成し、両電極は相互に電気的に絶縁されている請求項１
記載の装置。 - 【請求項３】 受信装置（Ｅ）はヒステリシス特性を有
する比較器として構成されている請求項２記載の装置。 - 【請求項４】受信装置（Ｅ）はプリアンプ（Ｅ”）を有
する保持素子として構成されている請求項２記載の装
置。 - 【請求項５】 付加的に更なる第１及び第２の横方向に
構成された電極を有し、ここで上記の更なる第１の電極
（ＥＬ１′）はチップ層（Ｌn+1）の１つの構成部分を
成し、前記の更なる第２電極（ＥＬ２’）は更なるもう
１つの（別の）チップ層（Ｌn）の１つの構成部分を成
し、上記両チップ層は電気的に相互に絶縁されており、
そして第１、第２電極を介して伝送さるべき正規信号の
ほかに付加的に当該正規信号に対して相補的な信号が、
更なる第１、第２電極（ＥＬ′１、ＥＬ２′）を介して
伝送されるべきものであり、ここで、正規信号のみなら
ず、相補的な信号も受信装置（Ｅ）にて区別的に異なっ
て評価されるように構成されている請求項２から４まで
のうちいずれか１項記載の装置。 - 【請求項６】 チップ層（Ｌn+1）に設けられている、
垂直方向集積化回路（Ｃｋ）の部分における少なくとも
１つの回路部分に対して少なくとも１つの給電直流電圧
が次のようにして形成され、即ち、結合容量（Ｃｋ）を
介して給電交流電圧が更なるチップ層（Ｌn）から容量
的に第１チップ層（Ｌn+1）内へ伝送され，そこで第１
チップ層内に設けられる整流器回路により整流される請
求項２から４記載装置。 - 【請求項７】 たんに１つの埋め込まれた酸化物層（Ｂ
ＯＸ）及び両チップ層を結合する接着層（Ｋ）のみが、
第１、第２電極（ＥＬ′１、ＥＬ２′）間及び場合によ
り更なる第１、第２電極（ＥＬ１’、ＥＬ２’）間に配
置されている請求項１から６までのうちいずれか１項記
載の装置。 - 【請求項８】 両チップ層を結合する単に１つの接着層
（Ｋ）のみが、第１、第２電極（ＥＬ′１、ＥＬ２′）
間及び場合により更なる第１、第２電極（ＥＬ′１、Ｅ
Ｌ２′）間に配置されている請求項１から６までのうち
いずれか１項記載の装置。 - 【請求項９】 請求項６記載の回路装置の作製方法にお
いて、少なくとも１つのチップ層（Ｌn+1）を、ＳＯＩ
−ウエ−ハ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ Ｗａｆｅｒ）の薄厚化により形成し、当該の少なく
とも１つのチップ層の薄厚化されたＳＯＩ−ウエ−ハの
埋め込まれた酸化物層（ＢＯＸ）上に順序に従って複数
の層を被着し、前記層のうち第１の導電性層から第１の
及び場合により亦さらなる第１の電極（ＥＬ１、ＥＬ
１’）を形成し、ここで、第１の導電性層は金属層又は
ポリシリコン層（ＵＭＰn+1）から成り、または、もっ
ぱら島状の濃くドーピングされたシリコン領域（ＩＳＩ
n+1）から成り、更なるもう１つのチップ層（Ｌn）を、
順序に従って複数の層から形成し、そして、第２の及び
場合により、さらなる第２の電極（ＥＬ２、ＥＬ２’）
を、第２のチップ層上に被着された金属層（ＯＺＭｎ）
から形成することを特徴とする垂直方向集積化回路のチ
ップ層間の容量性信号伝送用回路装置の作製方法。 - 【請求項１０】 請求項６記載の回路装置の作製方法に
おいて、少なくとも１つのチップ層（Ｌn+1）を、シリ
コン−ウエ−ハの薄厚化により形成し、第１の及び場合
により亦さらなる第１の電極（ＥＬ１、ＥＬ１’）を、
当該のチップ層の埋め込まれた酸化物層（ＢＯＸ）上に
直接的に後面にて被着された金属層（ＲＭn+1）により
形成し、更なるもう１つのチップ層（Ｌn）を、順序に
従って複数の層から形成し、そして、第２の及び場合に
より、さらなる第２の電極（ＥＬ２、ＥＬ２’）を、第
２のチップ層上に被着さっれた金属層（ＯＺＭｎ）から
形成することを特徴とする垂直方向集積化回路のチップ
層間の容量性信号伝送用回路装置の作製方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4440866.8 | 1994-11-15 | ||
| DE4440866 | 1994-11-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241961A true JPH08241961A (ja) | 1996-09-17 |
Family
ID=6533430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7297067A Pending JPH08241961A (ja) | 1994-11-15 | 1995-11-15 | 垂直方向集積化回路のチップ層間の容量性信号伝送用回路装置及び該回路装置の作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5818112A (ja) |
| EP (1) | EP0714130B1 (ja) |
| JP (1) | JPH08241961A (ja) |
| DE (1) | DE59510025D1 (ja) |
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| US7990747B2 (en) | 2007-03-09 | 2011-08-02 | Nec Corporation | Semiconductor chip and semiconductor device |
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