JPH08241961A - 垂直方向集積化回路のチップ層間の容量性信号伝送用回路装置及び該回路装置の作製方法 - Google Patents

垂直方向集積化回路のチップ層間の容量性信号伝送用回路装置及び該回路装置の作製方法

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JPH08241961A
JPH08241961A JP7297067A JP29706795A JPH08241961A JP H08241961 A JPH08241961 A JP H08241961A JP 7297067 A JP7297067 A JP 7297067A JP 29706795 A JP29706795 A JP 29706795A JP H08241961 A JPH08241961 A JP H08241961A
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Werner Weber
ヴェーバー ヴェルナー
Stefan Kuehn
キューン シュテファン
Michael Kleiner
クライナー ミヒャエル
Roland Dr Ing Thewes
テーヴェス ローラント
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Siemens AG
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Abstract

(57)【要約】 【目的】 自由にセッティング配置可能且つ信頼性のあ
る多数の信号接続(路)が或1つのチップ層の内部から
1つの隣接するチップ層へ直接的に形成され得る垂直方
向集積化回路のチップ層間の信号伝送装置を提供するこ
と。 【構成】 垂直方向集積化回路のチップ層間の容量性信
号伝送用回路装置において、或1つのチップ層
(Ln+1)における当該回路の部分と、ささら成るもう
1つのチップチップ層(Ln)における当該回路の更な
るもう1つの部分との間に結合容量(Ck)が設けられ
ていること。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、垂直方向集積化回路の
チップ層間の容量性信号伝送用回路装置及びその回路装
置の作製方法に関する。
【0002】
【従来の技術】集積化回路は今日専らプレーナ技術で作
製される。個々の半導体チップ上での複雑性はそれの寸
法及びそれの作製に使用されるプロセステクノロジーに
より制限される。
【0003】性能の向上のため、目下追求されているア
プローチでは半導体チップの複数層が垂直方向に集積化
され、換言すれば、相互に上下に配置され、電気的に接
続される。垂直方向に集積化された回路(これは以下V
ICとも称される)では3次元の回路構造は相互に無関
係にプロセス化された個別チップ層の積層体から成り、
上記チップ層は概して接着層と連結される。個々のチッ
プ層は組立の前に相応の薄い厚さにされて、良好な電気
的特性及び高い接続(連結)密度が確保される。SOI
=テクノロジー(ilicon nsula
tor)の場合ウエーハの“薄厚化”のためのエッチス
トップとして埋め込まれた酸化物が好ましい。従来のシ
リコン−テクノロジーの場合サブストレートは1つのチ
ップ層内に含まれている、MOS FETのフィールド
酸化物のところまで薄厚化され、換言すれば、エッチン
グまたは、研磨により薄厚にされ、又はチップ層の下面
にて数μm厚のサブストレート層を有し得る。
【0004】例えば刊行物;Williams R・,
Marsh O・、“FutureWSI techn
ology: stacked monolithic
WSI”、IEEE Transactions on
CHMT,vol・16,Vol.7、pp・610
−614・からは垂直方向集積化回路のチップ層間の導
電的信号伝送のための装置が公知である。ここで、ほぼ
10μmの厚さの比較的薄いチップ層及び微細な金属的
な接続路が必要である(殊に高い接続(路)密度のもと
で垂直方向信号接続(路)の良好な電気的特性を確保す
るためには)。ここで重大な欠点となるのは、チップ層
相互の位置整合及びチップ表面の平坦性(プレーナ性)
への極めて高い要求が課せられることである。
【0005】従って、以前、例えば下記刊行物において
チップ層間の接続(路)が側面を介して導かれる装置構
成が提案されている。
【0006】Val C., Leroy M・、“T
he 3D interconnectionーapp
lications for mass memori
esand microprocessors”、Pr
oc・ 24th Symp・ ISHM、1991、
pp・62−68、このことは次のような欠点を有して
いる、即ち垂直方向接続(路)が一方では自由に配され
得ず、他方では上記VICにおけるより数オーダ分も長
いという欠点がある。
【0007】
【発明が解決すべき課題】本発明の基礎を成す課題とす
るところは自由にセッティング配置可能且つ信頼性のあ
る多数の信号接続(路)が或1つのチップ層の内部から
1つの隣接するチップ層へ直接的に形成され得、しか
も、当該の装置構成をチップ層相互間及びチップ層表面
の位置整合に対して極めて高い要求なしに作製し得るよ
うに垂直方向集積化のチップ層間の信号伝送用回路装置
及びその回路装置の作製方法を提供することにある。
【0008】
【課題を解決するための手段】上記課題は請求項1に規
定された構成要件により解決される。
【0009】本発明により得られる利点とするところは
受信装置は結合容量の比較的大きな領域に対して確実に
機能するように設計され得、そして、信号伝送は次のよ
うな場合にも確実に機能し、即ちチップ層の表面リップ
ル(波動的変動)及び層間誘電体により存在する電極間
隔、以て結合容量が変化される場合にも又は極端な場合
電極が短縮される場合にも確実に機能し、そして、電極
が適当な選定により場合により存在する横方向ずれに対
してトレラントに設計され得、亦、送信ーおよび受信回
路が個々のチップ層の直接的な無接触のテストを可能に
し、さらに、無接触信号伝送の際の導電的チップ層間接
続(路)の作成のための最新の複雑なプロセスステップ
が回避され、そして、信号伝送は帯域幅を大して損なわ
ずに行われることである。
【0010】請求項1から10は本発明の装置の有利な
発展形態に係わり、ここで、請求項5の対象では有利に
信号が相補的に且つ区別的に評価され、それにより、障
害防止の改善及び隣接線路への入力結合の低減が行われ
る。
【0011】
【実施例】次ぎに図を用いて本発明を詳述する。
【0012】図1には1つのVICの2つの隣接するチ
ップ層Ln、Ln+1が示してあり、ここで チップ層Ln
は送信装置Sを有し、この送信装置はそれの出力側1に
て結合容量Ckの電極EL2と接続されている。チップ
層Ln+1は結合容量Ckの所属の対向電極EL1を有
し、このEL1は受信装置Eの出力側2と接続されてお
り、この受信装置はチップ層Ln+1のところに位置し、
出力側3を有する。チップ層Ln及びLn+1の双方、ない
しその中に含まれている回路はそれぞれ側壁接触接続部
を介して給電電圧線路VDD,VSSに接続されてい
る。結合容量Ckは所定のように規定された容量であっ
て、要するに場合により寄生的な容量ではない。
【0013】さらに結合容量の電極は隣接するチップ層
にて設けられているのみならず、相互に離隔したチップ
層にも設けられている。しかもここで相応に大きな結合
容量を比較的大きな電極面積をもって形成し得る。
【0014】チップ層Ln、Ln+1への送信装置S及び受
信装置Eの割付は本発明自体にとって重要でなく、次の
ようにも構成され得る、即ち受信装置Eはチップ層Ln
に設けられ、送信装置Sはチップ層Ln+1に設けられる
ようにも構成され得る。
【0015】さらに、図1に任意に設定可能な結合容量
C′kが破線で示してあり、該結合容量は送信装置Eに
接続された電極EL1′と送信装置Sに接続された電極
EL2′とが接続される。
【0016】図2には3つの電圧/時間ダイヤグラムと
して矩形波電圧U1′が時間軸に関して示してあり、上
記電圧は送信装置Sの出力側に現れる。更に上記の3つ
のダイヤグラムのうち第2時間軸に関して電圧U2が示
してあり、該U2は受信装置Eの入力側2に加わる。上
記U2は零とは異なる直流電圧成分を有し、該成分には
所定電圧が加わる。該所定電圧はU1の信号エッジの時
間領域にて電圧U1の時間微分に相応し、ここで、電圧
1の信号エッジは著しく強調されており、それぞれ直
流電圧成分に対し、ほぼ指数関数的下降ないし上昇が行
われる。第3の電圧/時間ダイヤグラムは受信装置Eの
出力側3における電圧U3を示し、該電圧U3は電圧U1
の矩形波状信号波形を示す。
【0017】次ぎに図3a−cに結合容量Ckのないし
場合により、更なる結合容量Ck′の種々の実施形態が
示されている。すべての3つの実施形態ではその都度下
方電極は下方チップ層における上方ないし付加的金属層
OZMnから成る。接触接続領域を除いて、金属層から
形成された電極がその下方に位置する層に対し、そし
て、側方に向かって酸化物OXにより絶縁されている。
ここでチップ層Lnは所謂SOIウエーハ又は通常のシ
リコンウエーハから成る。チップ層Ln+1はそれぞれ接
着層Kを介してその下方に位置するチップ層Lnと機械
的に結合される。ここで、接着層Kはすべての3つの場
合においてそれぞれの結合容量Ck、Ck′に対する誘
電体を形成する。図3a,3bに示す装置構成の場合、
チップ層Ln+1はそれそれ薄厚化されたSOIウエーハ
であり、該ウエーハの埋め込まれた酸化物BOXは接着
層Kを介してその下方に位置するチップ層Lの金属層O
ZMnと接続されている。図3aに示す装置構成ではチ
ップ層Ln+1は最も下方の導電層UMPn+1から成り、該
導電層は例えば金属又はポリシリコンから成り、リード
Zのところを除いて酸化物OXにより取り囲まれてい
る。要するに結合容量の誘電体は図3aの場合、酸化物
OX、埋め込まれた酸化物BOX、接着層から成る。大
体において、設けられている下方チップ層の付加的なパ
ッシベーションー及び酸化物層は図3a〜3cでは無視
されている。
【0018】両電極の間隔を低減するため図3b図に示
すように図3aと代替的に直接的に、島状にドーピング
されたシリコン領域ISIn+1が電極として使用され
る。
【0019】更なる選択例として、図3Cに示すよう
に、チップ層Ln+1は薄厚化されたシリコンウエーハ又
は比較的厚い状態に保たれたシリコン層を有するSOI
ウエーハから成り、次のようにして形成される、即ちシ
リコン層SIの後面にて絶縁酸化物層OXによりシリコ
ン層SIとは別個に(から分離された)後面金属層RM
n+1が被着されるようにするのである。電極の、リード
線路Zとの接続は次のようにして行われる、即ちシリコ
ン層SIに切欠部を施され、金属性貫通接触接続部(こ
れは酸化物によりシリコン層SIから分離される)が実
施されるのである。当該実施形態では結合容量の誘電体
はたんに接着層のみから成り、それにより、結合容量の
各電極は比較的相互に直ぐ密接し合っている。ここで、
図3Cの後者の実施形態では電極の接触が起こり易い。
このことは問題ない、それというのは両チップ層の各回
路部分間の信頼性のある電気的接続のみが重要であるか
らである。
【0020】図4a、図4bには受信装置Eの2つの選
択的実施形態E′、E″を結合容量Ck及び送信装置S
と共にブロック接続図で示す。ここで、2つの場合にお
いて、インバータI1から成り、このインバータの出力
側は同時に送信装置Sの出力側1を成す。該出力側1は
結合容量Ckを介して、それぞれの受信装置E′ないし
E″の入力側2に安定的(一定)に接続されている。
【0021】図4aに示す受信装置E′はヒステリシス
特性付き比較器COMPである。ここで、入力側2にお
ける信号は基準比較電圧Vrefと比較され、受信装置
E′の出力側3における状態はヒステリシス特性により
保持される。
【0022】図4に示す選択的受信装置E″は入力側2
を有し、該入力側はプリアンプAMPの入力側と接続さ
れている。AMPの出力側は保持素子LAと接続されて
おり、該保持素子は入力側2に丁度パルスが加わってい
ない場合出力側3における信号を保持する。
【0023】図5aにはCMOS技術で実現されたヒス
テリシス特性付き比較器を有する受信装置E″を示し、
上記受信装置は8つのMOS−FET1′...T8′
を有する。トランジスタT1′,T2′及びT7′はP
チャネルFETであり、T3′...T6′,T8′は
nチャネルFETである。T2′,T8′は直列に接続
されており、給電電圧VDD,VSS間に接続されてい
る。ここで、それの接続点は受信装置E′の出力側3を
成す。トランジスタT8′のゲート端子は受信装置E′
の入力側2に接続されており、トランジスタT6′,T
7′を介して基準電圧Vrefと接続されている。ここ
で、トランジスタT6′,T7′のゲート端子はトラン
ジスタT3′,T5′の接続ノードに接続されている。
トランジスタT1′はトランジスタT4′と直列に接続
されており、両トランジスタT1′,T4′の直列接続
体は給電電圧VDD,VSS間に接続されている。トラ
ンジスタT1′,T2′の両端子は両トランジスタT
1′,T4′の直列接続体はトランジスタT3′及びノ
ード8を介して両トランジスタT1′,T4′間の接続
点と接続されている。ここで、トランジスタT3′のゲ
ート端子は出力側3と接続されており、ノード8はトラ
ンジスタT8′を介して給電電圧VSSと接続されてい
る。
【0024】トランジスタT4′,T5′,T8′はス
タチック動作中電流源として接続されている。トランジ
スタT1′,T2′はカレントミラーを形成する。ヒス
テリシス特性は出力信号に依存してトランジスタT5′
に形成された電流源のオン・オフにより実現され、 こ
こで、トランジスタT3′は出力側3に現れるローレベ
ルにより阻止され、それによりトランジスタT2′に対
してミラー的に流れる電流は次のような小さな値をとり
得、即ちトランジスタT8′は直線的領域にて小さなド
レインーソース電圧で作動され、出力レベルが低い状態
に保持されるような小さな値におかれるダイナミック動
作中トランジスタT6′,T7′(これはトランファゲ
ートを形成する)は基準電圧Vrefを入力信号2から
減結合する。結合容量を介して供給される信号パルスに
より、回路の切換過程がトリガされる。当該回路はCM
OSレベルで動作し、比較器は付加的に基準直流電圧V
ref(これはほぼ1Vである)を供給される。上記基
準直流電圧Vrefは例えばカレントミラーを介して実
現され得る。
【0025】トランジスタT1′..T8′のチャネル
幅は順序に従って、(20μm,5μm,1μm,9.
5μm,1μm,1μm,1μm,及び2μm)であ
る。トランジスタT6′のチャネル長は例えば4μm,
T7′のチャネルは例えば2μm,残りのトランジスタ
T1′...T5′及びトランジスタT8′のチャネル
長はそれぞれ例えば0.5mである。送信装置Sとして
は簡単なインバータがnチャネルトランジスタ(これは
例えば2μmのチャネル幅及び0.5μm長を有する)
及びPチャネルトランジスタ(これは例えば5μmのチ
ャネル幅及び例えば0.5μmのチャネル長を有する)
により実現され得る。
【0026】完全にCMOS技術で実現された受信装置
E″(これは保持素子及びプリアンプを有する)は図5
bに示されており、10のMOS FET T1...
T10から成る。ここで、MOS FET T1...
T5はPチャネルFETであり、T6...T10はn
チャネルFET T1である。トランジスタ対T2とT
7,T3とT8,T4とT9,T5とT10はそれぞれ
対としてインバータとして直列接続され、給電電圧VD
DとVSS間に接続されている。受信装置E″の入力側
2はトランジスタ2のゲート、トランジスタT7のゲー
トに接続され、を介して両トランジスタT2.T6の接
続点4に接続されている。ここでトランジスタT1,T
6のゲート端子は同様に両トランジスタT2,T7の接
続点に接続されている。両トランジスタT2,T7間の
接続点4はトランジスタT3のゲート端子とT8のゲー
ト端子との双方に接続されている。トランジスタT3,
T8の両端子間の接続点5は両トランジスタT4,T9
の接続点6に接続されトランジスタT5,T10のゲー
ト端子に接続されている。T5とT10間の接続点は受
信装置E″の出力側3を成し、T4のゲート端子とT9
のゲート端子とに接続されている。トランジスタT2,
T7から形成されたインバータはトランスファゲートと
して接続されたトランジスタ1,T6により負帰還結合
アンプ段として作動される。該アンプ段は結合容量Ck
と共に微分器を形成する。当該の上方の遮断周波数はト
ランジスタT1,T2,T6,T7のゲート容量により
定まる。それによって、高周波ノイズ信号の入力結合が
阻止される。回路の入力側2にて信号パルス到来の際イ
ンバータはトランジスタT3,T8から信号を再度増幅
し、その結果保持素子(これはトランジスタT4,T
5,T9,T10から成る)は切り換えられる。
【0027】トランジスタT1...T10のチャネル
幅は順序1μm,3,5μm,5μm,2,μm,10
μm,1μm,1μm,2μm,1μm及び4μmに従
い選定され得る。トランジスタT1のチャネル長は例え
ば1μm,T6のチャネル長は例えば3μm,残りのT
1のチャネル長は例えば0.5μmに選定され得る。例
えば1μmの電極間隔の場合結合容量は1000μm2
の電極面積の場合、ほぼ30fFである。回路の機能動
作は数100MHzの領域内へまでのところで5fFま
での結合容量に対して実証されている。
【0028】結合容量の低減は相補的な信号伝送及び区
別的な(識別性を以ての)評価の場合に達成され得る。
わずかな空隙介入及び電極間隔の変動もVIC間の信号
伝送の機能を損なう。
【0029】
【発明の効果】本発明により、自由にセッティング配置
可能且つ信頼性のある多数の信号接続(路)が或1つの
チップ層内部から1つの隣接するチップ層へ直接的に形
成され絵、しかも、当該の装置構成をチップ層相互間及
びチップ層表面の位置整合性に対して極めて高い要求な
しに作製し得る垂直方向集積化のチップ層間の信号伝送
装置を実現したという効果が得られる。
【0030】という効果が得られる。
【図面の簡単な説明】
【図1】本発明の装置構成を有する垂直方向集積化回路
の2つの隣接チップ層の概念図である。
【図2】図1の装置構成の説明のための3つの電圧/時
間ダイヤグラムの波形図である。
【図3】本発明の装置構成の結合容量の第1、第2、第
3実施例の概念図である。
【図4】受信装置の第1、第2実施形態を有する本発明
の装置のブロック接続図である。
【図5】図4受信装置の詳細回路図である。
【符号の説明】
1 出力側 2 出力側 3 出力側 4 接続点 5 接続点 6 接続点 E 受信装置 S 送信装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミヒャエル クライナー ドイツ連邦共和国 ミュンヘン ヴィンク シュトラーセ 4 (72)発明者 ローラント テーヴェス ドイツ連邦共和国 プーフハイム ビルケ ンシュトラーセ 15

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 垂直方向集積化回路のチップ層間の信号
    伝送用回路装置において、或1つのチップ層(Ln+1
    における当該回路の部分と、更なるもう1つのチップ層
    (Ln)における当該回路の更なるもう1つの部分との
    間に結合容量(Ck)が設けられていることを特徴とす
    る垂直方向集積化回路のチップ層間の容量性信号伝送用
    回路装置。
  2. 【請求項2】 当該のチップ層(Ln+1)において、受
    信装置(E)が設けられており、上記の更なるもう1つ
    のチップ層において送信装置(S)が設けられており、
    上記の受信装置及び送信装置は結合容量を介して相互に
    結合されており、ここにおいて、上記結合容量(Ck)
    は第1及び第2の横方向(ラテラル)に形成された電極
    を有し、ここで、第1電極(EL1)は当該チップ層
    (Ln+1)の1つの構成部分を成し、第2電極(EL
    2)は更なる別のチップ層(Ln)の1つの構成部分を
    成し、両電極は相互に電気的に絶縁されている請求項1
    記載の装置。
  3. 【請求項3】 受信装置(E)はヒステリシス特性を有
    する比較器として構成されている請求項2記載の装置。
  4. 【請求項4】受信装置(E)はプリアンプ(E”)を有
    する保持素子として構成されている請求項2記載の装
    置。
  5. 【請求項5】 付加的に更なる第1及び第2の横方向に
    構成された電極を有し、ここで上記の更なる第1の電極
    (EL1′)はチップ層(Ln+1)の1つの構成部分を
    成し、前記の更なる第2電極(EL2’)は更なるもう
    1つの(別の)チップ層(Ln)の1つの構成部分を成
    し、上記両チップ層は電気的に相互に絶縁されており、
    そして第1、第2電極を介して伝送さるべき正規信号の
    ほかに付加的に当該正規信号に対して相補的な信号が、
    更なる第1、第2電極(EL′1、EL2′)を介して
    伝送されるべきものであり、ここで、正規信号のみなら
    ず、相補的な信号も受信装置(E)にて区別的に異なっ
    て評価されるように構成されている請求項2から4まで
    のうちいずれか1項記載の装置。
  6. 【請求項6】 チップ層(Ln+1)に設けられている、
    垂直方向集積化回路(Ck)の部分における少なくとも
    1つの回路部分に対して少なくとも1つの給電直流電圧
    が次のようにして形成され、即ち、結合容量(Ck)を
    介して給電交流電圧が更なるチップ層(Ln)から容量
    的に第1チップ層(Ln+1)内へ伝送され,そこで第1
    チップ層内に設けられる整流器回路により整流される請
    求項2から4記載装置。
  7. 【請求項7】 たんに1つの埋め込まれた酸化物層(B
    OX)及び両チップ層を結合する接着層(K)のみが、
    第1、第2電極(EL′1、EL2′)間及び場合によ
    り更なる第1、第2電極(EL1’、EL2’)間に配
    置されている請求項1から6までのうちいずれか1項記
    載の装置。
  8. 【請求項8】 両チップ層を結合する単に1つの接着層
    (K)のみが、第1、第2電極(EL′1、EL2′)
    間及び場合により更なる第1、第2電極(EL′1、E
    L2′)間に配置されている請求項1から6までのうち
    いずれか1項記載の装置。
  9. 【請求項9】 請求項6記載の回路装置の作製方法にお
    いて、少なくとも1つのチップ層(Ln+1)を、SOI
    −ウエ−ハ(Silicon on Insulato
    r Wafer)の薄厚化により形成し、当該の少なく
    とも1つのチップ層の薄厚化されたSOI−ウエ−ハの
    埋め込まれた酸化物層(BOX)上に順序に従って複数
    の層を被着し、前記層のうち第1の導電性層から第1の
    及び場合により亦さらなる第1の電極(EL1、EL
    1’)を形成し、ここで、第1の導電性層は金属層又は
    ポリシリコン層(UMPn+1)から成り、または、もっ
    ぱら島状の濃くドーピングされたシリコン領域(ISI
    n+1)から成り、更なるもう1つのチップ層(Ln)を、
    順序に従って複数の層から形成し、そして、第2の及び
    場合により、さらなる第2の電極(EL2、EL2’)
    を、第2のチップ層上に被着された金属層(OZMn)
    から形成することを特徴とする垂直方向集積化回路のチ
    ップ層間の容量性信号伝送用回路装置の作製方法。
  10. 【請求項10】 請求項6記載の回路装置の作製方法に
    おいて、少なくとも1つのチップ層(Ln+1)を、シリ
    コン−ウエ−ハの薄厚化により形成し、第1の及び場合
    により亦さらなる第1の電極(EL1、EL1’)を、
    当該のチップ層の埋め込まれた酸化物層(BOX)上に
    直接的に後面にて被着された金属層(RMn+1)により
    形成し、更なるもう1つのチップ層(Ln)を、順序に
    従って複数の層から形成し、そして、第2の及び場合に
    より、さらなる第2の電極(EL2、EL2’)を、第
    2のチップ層上に被着さっれた金属層(OZMn)から
    形成することを特徴とする垂直方向集積化回路のチップ
    層間の容量性信号伝送用回路装置の作製方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906846B2 (en) 2005-09-06 2011-03-15 Nec Corporation Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil
US7990747B2 (en) 2007-03-09 2011-08-02 Nec Corporation Semiconductor chip and semiconductor device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873065B2 (en) * 1997-10-23 2005-03-29 Analog Devices, Inc. Non-optical signal isolator
US6310400B1 (en) 1997-12-29 2001-10-30 Intel Corporation Apparatus for capacitively coupling electronic devices
EP1186039B1 (de) * 1999-05-03 2006-11-08 Infineon Technologies AG Verfahren und vorrichtung zur sicherung eines mehrdimensional aufgebauten chipstapels
US6465858B2 (en) * 2000-03-24 2002-10-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device package for optical communication device
US6612852B1 (en) 2000-04-13 2003-09-02 Molex Incorporated Contactless interconnection system
US6362972B1 (en) 2000-04-13 2002-03-26 Molex Incorporated Contactless interconnection system
DE10246083B3 (de) * 2002-09-27 2004-03-04 Alpha Microelectronics Gmbh Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal
GB2402026B (en) * 2003-05-20 2005-07-13 Micron Technology Inc System and method for balancing capactively coupled signal lines
GB2405215B (en) * 2003-08-21 2005-09-28 Micron Technology Inc System and method for testing devices utilizing capacitively coupled signalling
GB2407207B (en) * 2003-10-13 2006-06-07 Micron Technology Inc Structure and method for forming a capacitively coupled chip-to-chip signalling interface
WO2006011960A1 (en) * 2004-06-25 2006-02-02 Sun Microsystems, Inc. Integrated circuit chip that supports through-chip electromagnetic communication
US20060006514A1 (en) * 2004-07-07 2006-01-12 Manish Sharma Interconnecting integrated circuits using MEMS
DE102004038528A1 (de) * 2004-08-07 2006-03-16 Atmel Germany Gmbh Halbleiterstruktur
EP1762943B1 (en) * 2005-09-09 2014-07-09 STMicroelectronics Srl Chip-to-chip communication system
US7450535B2 (en) 2005-12-01 2008-11-11 Rambus Inc. Pulsed signaling multiplexer
US7864546B2 (en) * 2007-02-13 2011-01-04 Akros Silicon Inc. DC-DC converter with communication across an isolation pathway
US7923710B2 (en) 2007-03-08 2011-04-12 Akros Silicon Inc. Digital isolator with communication across an isolation barrier
US7701731B2 (en) 2007-02-13 2010-04-20 Akros Silicon Inc. Signal communication across an isolation barrier
US20080181316A1 (en) * 2007-01-25 2008-07-31 Philip John Crawley Partitioned Signal and Power Transfer Across an Isolation Barrier
US20100054001A1 (en) * 2008-08-26 2010-03-04 Kenneth Dyer AC/DC Converter with Power Factor Correction
US8072064B1 (en) 2010-06-21 2011-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for making the same
CN102148222B (zh) 2010-12-18 2012-07-18 日月光半导体制造股份有限公司 具邻近通信信号输入端的半导体结构及半导体封装结构
DE102015113928A1 (de) 2015-08-21 2017-02-23 Schreiner Group Gmbh & Co. Kg Gegenstand mit einer elektronischen Einheit und mit Leiterstrukturen auf einer Trägerstruktur

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3983546A (en) * 1972-06-30 1976-09-28 International Business Machines Corporation Phase-to-pulse conversion circuits incorporating Josephson devices and superconducting interconnection circuitry
US4020327A (en) * 1976-01-30 1977-04-26 Bell Telephone Laboratories, Incorporated Apparatus for reading optical codes
ES465973A1 (es) * 1978-01-13 1979-01-01 Sener Ing & Sist Perfeccionamientos en sistemas reflectores de la radiacion solar
DE2855118C2 (de) * 1978-12-20 1981-03-26 IBM Deutschland GmbH, 70569 Stuttgart Dynamischer FET-Speicher
DE2902002A1 (de) * 1979-01-19 1980-07-31 Gerhard Krause Dreidimensional integrierte elektronische schaltungen
JPS5837948A (ja) * 1981-08-31 1983-03-05 Toshiba Corp 積層半導体記憶装置
JPS61288455A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd 多層半導体装置の製造方法
GB2253308B (en) * 1986-09-26 1993-01-20 Gen Electric Co Plc Semiconductor circuit arrangements
DE4314907C1 (de) * 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
US5485029A (en) * 1994-06-30 1996-01-16 International Business Machines Corporation On-chip ground plane for semiconductor devices to reduce parasitic signal propagation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7906846B2 (en) 2005-09-06 2011-03-15 Nec Corporation Semiconductor device for implementing signal transmission and/or power supply by means of the induction of a coil
US7990747B2 (en) 2007-03-09 2011-08-02 Nec Corporation Semiconductor chip and semiconductor device

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Publication number Publication date
EP0714130B1 (de) 2002-01-30
US5818112A (en) 1998-10-06
EP0714130A1 (de) 1996-05-29
DE59510025D1 (de) 2002-03-14

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