JPH08237278A - 自動車用データ伝送システム - Google Patents

Abstract

(57)【要約】 【課題】 ただ一種類の通信処理回路により伝送システ
ムの構成が可能で、通信処理回路の専用化、ＬＳＩ化が
十分に行なえ、伝送システムのローコスト化に役立つ自
動車用データ伝送システムを提供すること。 【解決手段】 同一の通信処理回路ＣＩＭを用い、或る
１台の通信処理回路ＣＩＭを通信制御用コンピュータと
接続し、そのシフトレジスタ１０４を、端末装置からの
受信データと、端末装置への送信データを一時格納する
レジスタとして使用し、他の通信処理回路ＣＩＭのシフ
トレジスタ１０４を、前記或る１台の通信処理回路ＣＩ
Ｍからの受信データと、前記端末装置に接続された外部
負荷の状態を示すデータを一時格納するレジスタとして
使用し、これらの通信処理回路ＣＩＭをデータ伝送可能
に通信バスで接続したもの。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、多重データ伝送シ
ステムに使用する通信処理回路に係り、特に自動車内集
約配線システムに好適な自動車用データ伝送システムに
関する。 【０００２】 【従来の技術】例えば自動車には各種のランプやモータ
などの伝送品、それに自動車制御用の各種のセンサやア
クチュエータなどの電気装置が多数配置され、その数は
自動車のエレクトロニクス化に伴なって増加の一途をた
どっている。 【０００３】このため、従来のように、これら多数の電
気装置に対してそれぞれ独立に配線を行っていたので
は、配線が極めて複雑で、かつ大規模なものとなってし
まい、コストアップや重量、スペースの増加、或いは相
互干渉の発生など大きな問題を生じる。 【０００４】そこで、このような問題点を解決する方法
の一つとして、少ない配線で多数の信号の伝送が可能な
多重伝送方式による配線の簡略化が提案されており、そ
の一例として本出願人による特願昭５７−１７５３５号
の出願(特開昭５８−７０６５７号公報参照)がある。 【０００５】図１に、このような多重伝送方式により自
動車内集約配線システムの一例を示す。この図１のシス
テムは信号伝送路として光ファイバケーブルＯＦを用
い、中央制御装置ＣＣＵ(以下、単にＣＣＵという。な
お、これはCentral Control Unitの略）と複数の端末処
理装置ＬＣＵ(以下、単にＬＣＵという。なお、これはL
ocal Control Unitの略)との間を光信号チャンネルで共
通に結合したもので、光ファイバケーブルＯＦの分岐点
には光分岐コネクタＯＣが設けてある。 【０００６】ＣＣＵは自動車のダッシュボードの近傍な
ど適当な場所に設置され、システム全体の制御を行なう
ようになっている。ＬＣＵは各種の操作スイッチＳＷ、
メータＭなどの表示器、ランプＬ、センサＳなど自動車
内に多数設置してある電気装置の近傍に、所定の数だけ
分散して配置されている。ＣＣＵ及び各ＬＣＵが光ファ
イバケーブルＯＦと結合する部分には光信号と電気信号
を双方向に変換する光電変換モジュールＯ／Ｅが設けら
れている。 【０００７】ＣＣＵはマイクロコンピュータを備え、シ
リアルデータによるデータ通信機能を持ち、これに対応
して各ＬＣＵには通信処理回路ＣＩＭ(以下、単にＣＩ
Ｍという。なお、これはCommunication Interface Adap
torの略)が設けられ、ＣＣＵはＬＣＵの一つを順次選択
し、そのＬＣＵとの間でのデータの授受を行ない、これ
を繰り返えすことにより１チャンネルの光ファイバケー
ブルＯＦを介しての多重伝送が可能になり、複雑で大規
模な自動車内配線を簡略化することができる。 【０００８】図２は、このような伝送システムの一例に
ついて更に詳しく説明するためのブロック構成図で、１
０は中央処理装置(第１図のＣＣＵに相当)、２０は信号
伝送路(図１の光ファイバケーブルＯＦに相当)、３０〜
３２は端末処理装置(図１のＬＣＵに相当)、４０はＡ／
Ｄ、５１〜５８は外部負荷である。なお、この例では、
信号伝送路２０として電気信号伝送路を用いた場合につ
いて示してあり、従って、中央処理装置１０及び端末処
理装置３０〜３２には光電変換モジュールが不要で、こ
のため、端末処理装置３０〜３２の内容は実質的にＣＩ
Ｍだけとなっている。 【０００９】コンピュータ(マイクロコンピュータ)を含
む中央処理装置１０は、伝送路２０により各端末処理装
置３０〜３２と結合され、各種のセンサやランプ、アク
チュエータ、モータなどの電気装置からなる外部負荷５
１〜５８に対するデータの送出と、これらからのデータ
の取込みを多重伝送方式によって行なう。このとき、ア
ナログデータを出力するセンサなどの外部負荷５７，５
８はＡ／Ｄ４０を介して端末処理装置３２に結合され、
ディジタルデータによる伝送動作が行なえるようになっ
ている。 【００１０】信号伝送路２０は双方向性のものなら何で
もよく、電気信号伝送系に限らず光ファイバによる光信
号伝送系など任意のものが用いられ、これによる通信方
式はいわゆる半二重方式(Half Duplex)で、中央処理装
置１０から複数の端末処理装置３０〜３２のうちの一つ
に対する呼び掛けに応じ、該端末処理装置の一つと中央
処理装置１０との間でのデータの授受が伝送路２０を介
して交互に行なわれるようになっている。 【００１１】このような半二重方式による多重伝送のた
め、中央処理装置１０から送出されるデータには、その
行先を表わすアドレスが付され、伝送路２０から受け取
ったデータに付されているアドレスが自らのアドレスで
あると認識した、各端末処理装置のうち一つだけが応答
するようになっている。 【００１２】このように、中央処理装置１０からアドレ
スが付されて送出されたデータに応じて、そのアドレス
を理解し、それが自らのものであると判断した端末処理
装置の一つだけがそれに応答して自らのデータを中央処
理装置１０に送出することにより、上記した半二重方式
によるデータの伝送動作が得られることになる。 【００１３】また、このシステムでは、中央処理装置１
０をマイクロコンピュータと、シリアルデータによるデ
ータ通信機能を有するＣＩＭ３３とで構成し、このＣＩ
Ｍ３３を介して上記した半二重方式によるデータ伝送動
作を行なうようにし、これによりマイクロコンピュータ
としてデータ伝送機能をもたない汎用のものが使用でき
るようになっている。 【００１４】 【発明が解決しようとする課題】ところで、以上の説明
から明らかなように、このような伝送システムのために
は、各種の機能を異にしたＣＩＭを必要とする。即ち、
中央処理装置１０に使用するＣＩＭ３３と各端末処理装
置３０〜３２に使用するＣＩＭとは当然機能を異にして
おり、さらに同じく端末処理装置に対するものでも、Ｌ
ＣＵ３０，３１のＣＩＭとＬＣＵ３２のＣＩＭとでは、
Ａ／Ｄ４０に対するインターフェース機能を有するもの
とそうでないものというように機能を異にしており、こ
のため、それぞれごとに機能を異にしたＣＩＭが必要に
なるのである。 【００１５】従って、従来の伝送システムでは、ＣＩＭ
の種類の多いことに起因して、これらＣＩＭの専用化、
ＬＳＩ化（大規模集積回路化）に対するコストアップが
著しく、システムのローコスト化が困難であるという欠
点があった。 【００１６】本発明の目的は、上記した従来技術の欠点
を除き、ただ一種類のＣＩＭで上記したような伝送シス
テムの構成が可能で、ＣＩＭの専用化、ＬＳＩ化が十分
に行なえ、伝送システムのローコスト化に役立つ自動車
用データ伝送システムを提供するにある。 【００１７】 【課題を解決するための手段】この目的を達成するた
め、本発明は、複数の異なった機能を備え、外部からの
入力により必要な機能だけの選択が行なえるようにＣＩ
Ｍを用い、これによりデータ伝送システムを構成した点
を特徴とする。 【００１８】 【発明の実施の形態】以下、本発明について、図示の実
施例によって詳細に説明する。図３は本発明の一実施例
における基本的構成を示す概略機能ブロック図で、シー
ケンシャルに全体の動作制御を行なうための制御回路１
０１、伝送路２０から入力される受信信号ＲＸＤにより
調歩同期方式によりクロックの同期を取る同期回路１０
２、外部から４ビットのデータとして予じめ与えられる
アドレスデータＡＤＤＲ₀〜₃により動作モードの選択
と、入力データのアドレス比較とを行なうアドレス比較
回路１０３、入力データの取込みと送出をシリアルに行
なうためのシフトレジスタ１０４、データの入出力をパ
ラレルに行なうためのＩ／Ｏバッファ１０５、外付けの
Ａ／Ｄ４０を制御しアナログデータの伝送を可能にする
ためのＡ／Ｄ制御回路１０６、それに、全体の動作に必
要なクロックを発生するためのクロック発生器１０７な
どから構成され、ＬＳＩ化されている状態を示す。 【００１９】アドレス比較回路１０３に対するアドレス
データ入力は上述のように４ビットで、この４ビットで
与えるべきデータＡＤＤＲを選択することによりＤＩＯ
モードと、ＡＤモード、それにＭＰＵモードの３種の動
作モードのうちの一つの動作モードで動作するように、
内部機能の切換えが行なわれる。 【００２０】まず、ＤＩＯモードとは、このＣＩＭが図
２で説明した端末処理装置３０〜３１として使用された
ときに必要とする機能を与える動作モードであり、この
ためには、アドレスデータＡＤＤＲを“１”ないし
“Ｄ”のいずれかのアドレスに設定してやればよい。 【００２１】次に、ＡＤモードとは、図２における端末
処理装置３２のＣＩＭとして使用されたときに必要とす
る機能を与えることができる動作モードで、このために
はアドレスデータＡＤＤＲを“Ｅ”又は“Ｆ”のいずれ
かに設定してやればよい。そして、ＭＰＵモードとは、
図２におけるＣＩＭ３３として使用されたときに必要と
する機能を与えるための動作モードで、このときにはア
ドレスデータＡＤＤＡを“０”に設定するようにしてあ
る。以上のアドレス設定と動作モードの関係を図で表わ
せば図４のとおりになる。 【００２２】従って、この実施例によれば、図２に示す
ような伝送システムを、ただ一種類のＣＩＭによって構
成することができ、ＣＩＭの汎用化が可能になるため、
その専用品化、ＬＳＩ化による利点を充分に得ることが
できることになる。 【００２３】次に、これら動作モードのそれぞれにおけ
る本発明の一実施例の動作について順次説明する。図３
に示す本発明の一実施例によるＣＩＭがアドレス“１”
ないし“Ｄ”の中のいずれかに設定されると、その機能
ブロックは図５に示す状態になり、伝送路２０から入力
された受信信号ＲＸＤは同期回路１０２に供給され、ク
ロック発生器１０７からのクロックの同期を取り、制御
回路１０１に受信信号ＲＸＤのクロック成分に調歩同期
したクロックが与えられ、これにより、制御回路１０１
が制御信号を発生し、シフトレジスタ１０４に受信信号
のデータ部分をシリアルに読込む。 【００２４】一方、アドレス比較回路１０３には、アド
レス“１”から“Ｄ”までのうちから予めその端末処理
装置に割り当てられたアドレスが与えられており、この
アドレスとシフトレジスタ１０４の所定のビット位置に
読込まれたデータとがアドレス比較回路１０３によって
比較され、両者が一致したときだけシフトレジスタ１０
４内のデータがＩ／Ｏバッファ１０５に転送され、外部
機器に与えられる。 【００２５】また、制御回路１０１はクロックで歩進す
るカウンタを含み、シーケンシャルな制御信号を発生
し、受信信号ＲＸＤによるデータをＩ／Ｏバッファ１０
５に与えたあと、それにひき続いて今度はＩ／Ｏバッフ
ァ１０５からシフトレジスタ１０４にデータをパラレル
に取り込み、外部機器から中央処理装置１０に伝送すべ
きデータをシフトレジスタ１０４の中にシリアルデータ
として用意する。 【００２６】そして、このデータをシフトレジスタ１０
４からシリアルに読み出し、送信信号ＴＸＤとして伝送
路２０に送出する。 【００２７】このときには、受信信号ＲＸＤに付されて
いたアドレスがそのまま送信信号ＴＸＤに付されて送出
されるから、中央処理装置１０は自らが送出したアドレ
スと一致していることによりこの送信信号ＴＸＤの取り
込みを行ない、これにより半二重方式による１サイクル
分のデータの授受が完了する。 【００２８】こうして中央処理装置１０は、次の端末処
理装置に対するデータの送出を行ない、これを繰り返す
ことにより複数の各端末処理装置３０〜３２との間での
データの授受が周期的に行なわれ、多重伝送が可能にな
る。 【００２９】次に図６は、図５に示したＤＩＯモードに
あるＣＩＭの一実施例をさらに詳細に示すブロック図
で、図５と同一、もしくは同等の部分には同じ符号を付
してあり、この図６において、３０１は受信信号ＲＸＤ
に調歩同期したクロックを発生させるための同期回路、
３０２は２相のクロックφ_Sとφ_Mを発生するカウンタ、
３０３はシーケンシャル制御用のカウンタ、３０４はカ
ウンタ３０３の出力から種々の制御信号を作り出すシー
ケンスデコーダ、３０５は異常検出器、３０６はＩ／Ｏ
バッファ１０５の入出力切換選択用のアドレスデコー
ダ、３０７はアドレス比較用の４ビットのコンパレー
タ、３０８はエラー検出回路、３１０は２個のアンドゲ
ートと１個のノアゲートからなる複合ゲート、３１１は
エラー検出用のエクスクルーシブオアゲート、３１２は
データ送出用のアンドゲート、３１３，３１４はトライ
ステートバッファである。なお、シフトレジスタ１０４
は２５ビット(２４ビット＋１ビット)で、Ｉ／Ｏバッフ
ァ１０５は１４ポート(１４ビット)のものである。 【００３０】まずＤＩＯモードに選択された場合には、
Ａ／Ｄ制御回路１０６は動作せず、このときのシフトレ
ジスタ１０４のデータ内容は図７に示すようになり、N
o.０からNo.５までの６ビット分は使用せず、No.６から
No.１９までの１４ビットがＩ／Ｏバッファ１０５のデ
ータＤＩＯに割当てられる。そしてNo.２０からNo.２３
までの４ビットがアドレスデータＡＤＤＲに割当てら
れ、No.２４はスタートビットに割当てられている。な
お、ＤＩＯデータに割当てられているビット数が１４と
なっているのは、Ｉ／Ｏバッファ１０５が１４ビットの
ものとなっているからである。また、このため、この実
施例によるＣＩＭでは、Ｉ／Ｏバッファ１０５に接続可
能な外部負荷の最大数は１４となっている。 【００３１】この実施例によるデータ伝送の方式は、調
歩同期、双方向、反転二連送方式と呼ばれるもので、デ
ィジタルデータをＮＲＺ(nonreturn to zero)法により
伝送するようになっており、その伝送波形は図８に示す
ようになっている。 【００３２】すなわち、ＣＣＵ側のＣＩＭからＬＣＵ側
のＣＩＭにデータを伝送するフレームを受信フレーム、
反対にＬＣＵ側からＣＣＵ側に伝送するフレームを送信
フレームとすれば、受信フレームと送信フレームが共に
７４ビットで、従って１フレームが１４８ビットとなっ
ている。 【００３３】そして、受信フレームと送信フレームと
は、共に同じフレーム構成となっており、最初に２５ビ
ットの“０”があり、そのあとに調歩同期のための１ビ
ットの“１”からなるスタートビットが設けられ、それ
に続いて２４ビットの受信データＲＸＤ又は送信データ
ＴＸＤがＮＲＺ信号形式で伝送され、さらにこれらのデ
ータの反転データＲＸＤ(バー上付き)又はＴＸＤ(バー
上付き)が伝送されるようになっている。なお、この反
転データＲＸＤ(バー上付き)又はＴＸＤ(バー上付き)を
伝送しているのは、伝送エラーチェックのためである。 【００３４】既に説明したように、この実施例では、半
二重方式により多重伝送が行なわれるから、受信フレー
ムのデータＲＸＤの先頭の４ビットには、ＣＣＵがその
とき呼び掛けを行なう相手となるＬＣＵのアドレスデー
タＡＤＤＲが図７に示すように付され、これに応答して
そのＬＣＵから送出される送信フレームのデータＴＸＤ
の先頭４ビットには同じアドレスデータＡＤＤＲが付さ
れて伝送される。 【００３５】なお、ＬＣＵ側から送信フレームが伝送さ
れるのは、ＣＣＵ側で呼び掛けたＬＣＵに限られるか
ら、送信データＴＸＤにアドレスが付加されていなくて
もＣＣＵ側ではそのデータがいずれのＬＣＵからのもの
であるかは直ちに判断できる。従って、送信フレームの
データＴＸＤには必ずしもアドレスを付す必要はなく、
データＴＸＤの先頭４ビットを(００００)などＬＣＵの
いずれのアドレスとも一致しないデータとしてもよい。 【００３６】ここで、図６に戻り、ＣＩＭのアドレスに
ついて説明する。既に説明したように、この実施例で
は、ＬＣＵ側のＣＩＭにはそれぞれ異なった４ビットの
アドレスが割当ててあり、このアドレスをもとにして半
二重方式によるデータの多重伝送が行なわれるようにな
っている。 【００３７】そして、このアドレスをそれぞれのＣＩＭ
に割当てる働きをする入力がコンパレータ３０７に接続
されている４本の入力２⁰〜２³であり、これらの入力に
与えるべきデータＡＤＤＲ₀〜ＡＤＤＲ₁により当該ＣＩ
Ｍのアドレスが指定される。 【００３８】例えば、そのＣＩＭのアドレスを“１０”
に指定するためには、アドレスデータＡＤＤＲ₀＝０、
ＡＤＤＲ₁＝１、ＡＤＤＲ₂＝０、ＡＤＤＲ₃＝１、と
し、入力２⁰〜２³に(１０１０)が入力されるようにすれ
ばよい。なお、この実施例では、データ“０”は接地電
位、データ“１”は電源電圧Ｖ_ccによって表わされてい
るから、アドレス“１０”に対しては入力２⁰，２²を接
地し、入力２¹，２³を電源に接続することになる。 【００３９】ところで、この実施例では、アドレス入力
２⁰〜２³がアドレスデコーダ３０６にも入力され、その
出力によりＩ／Ｏバッファ１０５の方向性が制御される
ようになっている。この結果、アドレスを指定すると、
Ｉ／Ｏバッファ１０５の１４本の端子のうちのいずれが
データ出力ポートとなるのかが決定される。 【００４０】そして、この実施例では、アドレスがその
まま出力ポート数に対応するようになっている。従っ
て、いま、アドレスを“１０”と定めれば、Ｉ／Ｏバッ
ファの１４本の端子のうち１０本が出力ポートとなり、
残りの４本が入力ポートとなるように制御される。 【００４１】また、図６では省略してあるが、このアド
レスデコーダ３０６の出力は制御回路１０１のシーケン
スデコーダ３０４にも与えられ、これにより図４で既に
説明したように、このＣＩＭの動作モードが切換えられ
るようになっている。すなわち、この実施例では、アド
レスを“０”に設定したＣＩＭはＭＰＵモードで、アド
レスを“１”から“Ｄ”までの間に設定したＣＩＭはＤ
ＩＯモードで、そしてアドレスを“Ｅ”，“Ｆ”のいず
れかに設定したＣＩＭはＡＤモードでそれぞれ動作する
ようにされる。 【００４２】次に、制御回路１０１と同期回路１０２の
機能について説明する。この実施例では、図８に関連し
て既に説明したように、調歩同期方式が採用されてお
り、このため、受信フレーム、送信フレーム共にデータ
伝送に際して、その介し前に必ず２５ビットの“０”が
挿入され、その後で１ビットのスタートビットとして
“１”データが挿入されている(図８)。 【００４３】そこで同期回路３０１は受信フレームの最
初に存在する２５ビットの“０”に続くスタートビット
の立上りを検出し、内部クロックのビット同期を取る。
従って、次の受信フレームが現われるまでは、このとき
のタイミングにビット同期した内部クロックにより動作
が遂行されてゆくことになる。カウンタ３０２は同期回
路３０２で同期が取られた内部クロックから２相のクロ
ックφ_Sとφ_Mを作り出す。これによりクロックφ_Sとφ_M
はその後入力されてくる受信データＲＸＤに位相同期し
たものとなる。 【００４４】シーケンスカウンタ３０３は同期回路３０
２からスタートビットの立上り検出タイミングを表わす
信号を受け、特定のカウント値、例えばカウント０の状
態にセットされ、その後、クロックφ_S又はφ_Mによって
カウントされる。従って、そのカウント出力によりＣＩ
Ｍ全体の制御手順を定めることができ、カウント値をみ
ることにより、任意のタイミングにおけるＣＩＭの動作
がどのステップにあるのかを知ることができる。 【００４５】そこで、このカウンタ３０３のカウント出
力をシーケンスデコーダ３０４に供給し、このＣＩＭの
動作に必要な制御信号、例えば、ＲＸＭＯＤＯ，ＴＸＭ
ＯＤＥ，ＲＥＡＤ，ＳＨＩＦＴなど内部で必要とする全
ての制御信号をシーケンスデコーダ３０４で発生させる
ようにしている。つまり、この実施例は、クロック
φ_S，φ_Mによるシーケンス制御方式となっているもので
あり、従って、カウンタ３０３の出力をデコードしてや
れば、必要な制御が全て行なえることになるのである。 【００４６】次に、伝送されて来るデータＲＸＤがその
ＣＩＭ向けのデータであるか否か、つまりＣＣＵからの
受信フレームの伝送による呼び掛けが自らに対するもの
であるか否かの判定動作について説明する。既に説明し
たように、コンパレータ３０７の一方の入力には、入力
２⁰〜２³からのアドレスデータが与えられており、他方
の入力には、シフトレジスタ１０４のＱ₂₀ビットからＱ
₂₃ビットまでのデータが与えられるようになっている。 【００４７】そして、このコンパレータ３０７は、両方
の入力データが一致したときだけ、一致信号ＭＹＡＤＤ
Ｒを出力する。そこで、シフトレジスタ１０４に受信デ
ータＲＸＤが入力され、そのＱ₂₀ビットからＱ₂₃ビット
までの部分にデータＲＸＤの先頭に付されているアドレ
スデータ(図７参照)が格納されたタイミングでコンパレ
ータ３０７の出力信号ＭＹＡＤＤＲを調べ、そのときに
この信号ＭＹＡＤＤＲが“１”になっていたらそのデー
タＲＸＤは自分宛のもので、ＣＣＵからの呼び掛けは自
分に対するものであることが判る。 【００４８】このため、エラー検出回路３０８は制御信
号ＣＯＭＰＭＯＤＥを供給し、上記した所定のタイミン
グで信号ＭＹＡＤＤＲを取り込み、それが“０”になっ
ていたときには出力ＩＮＩＴＩＡＬを発生させ、これに
よりシーケンスカウンタ３０３をカウント０にセット
し、ＣＩＭ全体の動作を元に戻して次のデータ伝送が入
力されるのに備える。 【００４９】一方、信号ＭＹＡＤＤＲが“１”になって
いたときには、エラー検出回路３０８によるＩＮＩＴＩ
ＡＬの発生がないから、そのままＣＩＭの動作はシーケ
ンスカウンタ３０３のそのときのカウント値にしたがっ
てそのまま続行される。 【００５０】次に、伝送エラー検出動作について説明す
る。この実施例では、既に図８で説明したように反転二
連送方式によるデータ伝送が採用されており、これによ
り伝送エラーの検出が行なえるようになっている。 【００５１】そして、このため、シフトレジスタ１０４
の最初のＱ₀ビットと最後のＱ₂₄ビットからエクスクル
ーシプオアゲート３１１にデータが与えられ、このゲー
ト３１１の出力が信号ＥＲＲＯＲ(バー上付き)としてエ
ラー検出回路３０８に与えられるようになっている。 【００５２】シーケンスデコーダ３０４は、スタートビ
ットに続く受信信号ＲＸＤとＲＸＤ(バー上付き)(図８)
の伝送期間中、制御信号ＲＸＭＯＤＥを出力して複合ゲ
ート３１０の下側のゲートを開き、これにより伝送路２
０からのデータをシリアル信号ＳＩとしてシフトレジス
タ１０４に入力する。このとき複合ゲート３１０にはノ
アゲートが含まれているため、伝送路２０から供給され
てくるデータは反転されてシフトレジスタ１０４に入力
される。 【００５３】そこで、受信フレーム(図８)のスタートビ
ットに続く２４ビット分のデータがシフトレジスタ１０
４に入力された時点では、このシフトレジスタ１０４の
Ｑ₀ビットからＱ₂₃ビットまでの部分には受信信号ＲＸ
Ｄの反転データＲＸＤ(バー上付き)が書込まれることに
なる。 【００５４】次に、図８から明らかなように、２４ビッ
トの受信信号ＲＸＤが伝送されたあと、それにひき続い
て２４ビットの反転信号ＲＸＤ(バー上付き)が伝送され
てくると、それが複合ゲート３１０で反転されてデータ
ＲＸＤとなり、シリアル信号ＳＩとしてシフトレジスタ
１０４に入力され始める。 【００５５】この結果、シフトレジスタ１０４のＱ₀に
反転信号ＲＸＤ(バー上付き)の先頭ビットが反転されて
入力されたタイミングでは、その前に書込まれていた受
信信号ＲＸＤの先頭ビットの反転データがシフトレジス
タ１０４のＱ₂₄ビットに移され、反転信号ＲＸＤの２番
目のビットのデータがＱ₀に書込まれたタイミングでは
受信信号ＲＸＤの２番目のビットのデータがＱ₂₄のビッ
トに移されることになり、結局、反転信号ＲＸＤがシフ
トレジスタ１０４に１ビットずつシリアルに書込まれて
いるときの各ビットタイミングでは、シフトレジスタ１
０４のＱ₂₄ビットとＱ₀ビットには受信信号ＲＸＤと反
転信号ＲＸＤ(バー上付き)の同じビットのデータが常に
対応して書込まれることになる。 【００５６】ところで、上記したように、エクスクルー
シブオアゲート３１１の２つの入力には、シフトレジス
タ１０４のＱ₀ビットとＱ₂₄ビットのデータが入力され
ている。従って、受信信号ＲＸＤと反転信号ＲＸＤ(バ
ー上付き)の伝送中にエラーが発生しなかったとすれ
ば、反転信号ＲＸＤ(バー上付き)の伝送期間中、エクス
クルーシブオアゲート３１１の出力は常に“１”になる
筈である。何故ならば、受信信号ＲＸＤとその反転信号
ＲＸＤ(バー上付き)の対応する各ビットでは必ず“１”
と“０”が反転している筈であり、この結果、ゲート３
１１の入力は必ず不一致を示し、そうならないのは伝送
にエラーがあったときだけとなるからである。 【００５７】そこで、エラー検出回路３０８は反転信号
ＲＸＤ(バー上付き)が伝送されている２４ビットの期間
中、信号ＥＲＲＯＲ(バー上付き)を監視し、それが
“０”レベルになった時点で信号ＩＮＩＴＩＡＬを発生
するようにすれば、エラー検出動作が得られる。 【００５８】なお、このようなデータ伝送システムにお
ける伝送エラーの処理方式としては、伝送エラーを検出
したらそれを修復して正しいデータを得るようにするも
のも知られているが、この実施例では、伝送エラーが検
出されたらその時点でそのフレームのデータ受信動作を
キャンセルし、次のフレームのデータ受信に備える方式
となっており、これにより構成の簡略化を図っている。 【００５９】次に、この図６の実施例のＤＩＯモードに
おけるデータ伝送の全体的な動作を図９のタイミングチ
ャートによって説明する。φ_M，φ_Sはカウンタ３０２か
に出力される二相のクロックで、同期回路３０１内に含
まれているクロック発振器による内部クロックにもとづ
いて発生されている。 【００６０】一方、ＲＥＳＥＴ(バー上付き)は、外部か
らこのＣＩＭに供給される信号で、マイクロコンピュー
タなどのリセット信号と同じであり、図２におけるシス
テム内の全てのＣＩＭごとに供給されるようになってお
り、電源投入時など必要なときに外部のリセット回路か
ら供給され、伝送システム全体のイニシャライズを行な
う。 【００６１】イニシャライズが終るとシーケンスカウン
タ３０３はカウント値が０に設定され、そこからクロッ
クφ_Mにより歩進してゆく。そしてカウント値が２５に
なるとＩＤＬＥ信号とＲＸＥＮＡ(バー上付き)信号が発
生し、ＣＩＭはアイドル状態になってシーケンスカウン
タ３０３のカウント値によるシーケンシャルな制御は停
止され、トライステートバッファ３１３が開いて信号受
信可能状態となる。 【００６２】なお、このとき、イニシャライズ後、シー
ケンスカウンタ３０３のカウント値が２５になるまでは
信号受信可能な状態にしないようにしているのは、同期
回路３０１による調歩同期のためであり、受信信号ＲＸ
Ｄが２４ビットなので最小限２５ビットの“０”期間を
与える必要があるためである。 【００６３】こうしてアイドル状態に入るとシーケンス
カウンタ３０２はクロックφ_S，φ_Mのカウントにより歩
進を続けるが、シーケンスデコーダ３０４は制御信号Ｉ
ＤＬＥとＩＮＩＴＩＡＬを発生したままにとどまり、受
信信号が入力されるのをただ待っている状態となる。な
お、このために図８に示すように各受信フレームと送信
フレームの先頭には２５ビットの“０”が付加してある
のである。 【００６４】こうしてアイドル状態に入り、その中でい
ま、時刻ｔ₀で受信信号ＲＸＤが入力されたとする。そ
うすると、この信号ＲＸＤの先頭には１ビットのスター
トビットが付されている。そこで、このスタートビット
を同期回路３０１が検出し、内部クロックのビット同期
を取る。従って、これ以後、１フレーム分の伝送動作が
完了するまでのデータＲＸＤ，ＲＸＤ(バー上付き)とク
ロックφ_Mとφ_Sとの同期は内部クロックの安定度によっ
て保たれ、調歩同期機能が得られることになる。 【００６５】スタートビットが検出されるとシーケンス
カウンタ３０３はカウント出力０（以下、このカウンタ
３０３の出力データはＳを付し、例えば、この場合には
Ｓ０で表わす）に設定され、これによりシーケンスデコ
ーダ３０４は制御信号ＩＤＬＥを止め、制御信号ＲＸＭ
ＯＤＥを発生する。また、これと並行してシフトレジス
タ１０４にはシフトパルスＳＨＩＦＴがクロックφ_Mに
同期して供給される。 【００６６】この結果、スタートビットに続く４８ビッ
トの受信信号ＲＸＤと反転信号ＲＸＤ(バー上付き)（図
８）が伝送路２０から複合ゲート３１０を通ってシリア
ルデータとしてシフトレジスタ１０４に順次１ビットず
つシフトしながら書込まれてゆく。 【００６７】このとき、最初の２４ビットの受信信号Ｒ
ＸＤは、複合ゲート３１０によって反転されたデータＲ
ＸＤ(バー上付き)としてシフトレジスタ１０４に順次シ
リアルに書込まれるので、スタートビットに続く２４ビ
ットの期間、つまりシーケンスカウンタ３０３がＳ１か
らＳ２４に達した時点では、シフトレジスタ１０５のＱ
₀ビットからＱ₂₃までのビットに受信信号ＲＸＤが反転
されたデータＲＸＤ(バー上付き)が書込まれることにな
る。 【００６８】ここで次のＳ２５のクロックφ_Mの立上り
で制御信号ＣＯＭＰＭＯＤＥ(バー上付き)が出力され、
エラー検出回路３０８が機能する。そしてこの状態で続
いて反転信号ＲＸＤ(バー上付き)が入力され始め、この
結果、今度は反転信号ＲＸＤ(バー上付き)が反転された
データＲＸＤがシフトレジスタ１０５のＱ₀ビットから
シリアルに書込まれてゆく。 【００６９】これによりＳ１からＳ２４でシフトレジス
タ１０４に書込まれたデータＲＸＤ(バー上付き)はその
先頭のビットからシフトレジスタ１０４のＱ₂₄ビット位
置を通り、シーケンスカウンタ３０３がＳ２５からＳ４
８になるまでの間に順次、１ビットずつオーバーフロー
されてゆく。 【００７０】一方、これと並行してシフトレジスタ１０
４のＱ₂₄ビット位置を通って反転信号ＲＸＤ(バー上付
き)によるデータＲＸＤがその先頭ビットから順次、シ
リアルに書込まれてゆき、この間にエクスクルーシブオ
アゲート３１１とエラー検出回路３０８による伝送エラ
ーの検出が、既に説明したようにして行なわれてゆく。 【００７１】従って、シーケンスカウンタ３０３がＳ４
８になった時点では、シフトレジスタ１０４のＱ₀ビッ
トからＱ₂₃ビットまでには、受信信号ＲＸＤと同じデー
タＲＸＤがそのまま書込まれた状態になる。 【００７２】そこで、このＳ４８のタイミングでコンパ
レータ３０７の出力信号ＭＹＡＤＤＲを調べることによ
り前述したアドレスの確認が行なわれ、いま受信したデ
ータＲＸＤが自分宛のものであるか否か、つまり、この
ときのＣＣＵからの呼び掛けが自分宛のものであるか否
かの判断が行なわれる。 【００７３】なお、シーケンスカウンタ３０３がＳ２５
からＳ４８の間にある期間中に伝送エラーが検出され、
或いはアドレスの不一致が検出されるとエラー検出回路
３０８はＳ４８になった時点で制御信号ＩＮＩＴＩＡＬ
を発生し、この時点でシーケンスカウンタ３０３はＳ０
に設定され、アイドル前２５ビットの状態に戻り、この
受信フレームに対する受信動作は全てキャンセルされ、
次の信号の入力に備える。 【００７４】さて、シーケンスカウンタ３０３がＳ２５
からＳ４８にある間に伝送エラーが検出されず、かつア
ドレスの不一致も検出されなかったとき、つまりＳ４８
になった時点でエラー検出回路３０８がＩＮＩＴＩＡＬ
信号を発生しなかったときには、このＳ４８になった時
点でシーケンスデコーダ３０４が制御信号ＷＲＩＴＥＳ
ＴＢを発生する。 【００７５】なお、この結果、Ｓ４８の時点ではＩＮＩ
ＴＩＡＬ信号とＷＲＩＴＥＳＴＢ信号のいずれか一方が
発生され、伝送エラー及びアドレス不一致のいずれも生
じなかったときには前者が、そして伝送エラー及びアド
レス不一致のいずれか一方でも発生したときには後者が
それぞれ出力されることになる。 【００７６】さて、Ｓ４８の時点で制御信号ＷＲＩＴＥ
ＳＴＢが出力されると、そのときのシフトレジスタ１０
４のデータがパラレルにＩ／Ｏバッファ１０５に書込ま
れ、この結果、受信したデータＲＸＤによってＣＣＵか
らもたされたデータがＩ／Ｏバッファ１０５の出力ポー
トから外部負荷５１〜５６のいずれかに供給される。 【００７７】なお、このときには、ＤＩＯモードで動作
しているのであるから、図７で説明したようにＱ₆ビッ
トからＱ₁₉ビットまでの最大１４ビットがデータＲＸＤ
として伝送可能であり、かつ、そのうちの何ビットがＩ
／Ｏバッファ１０５の出力ポートとなっているかはアド
レスによって決められていることは既に説明したとおり
である。 【００７８】こうしてＳ４８に達すると受信フレームの
処理は全て終り、次のＳ４９から送信フレームの処理に
入る（図８）。まず、Ｓ４９からＳ７２までは何の処理
も行なわない。これはＣＣＵ側にあるＣＩＭの調歩同期
のためで、上記した受信フレームの処理におけるＩＤＬ
Ｅの前に設定した期間での動作と同じ目的のためのもの
である。 【００７９】Ｓ７３に入るとシーケンスデコーダ３０４
から制御信号ＰＳが出力され、これによりシフトレジス
タ１０４はパラレルデータの読込み動作となり、Ｉ／Ｏ
バッファ１０５の入力ポートに外部負荷５１〜５６のい
ずれかから与えられているデータを並列に入力する。 【００８０】このとき読込まれるデータのビット数は、
１４ビットのＩ／Ｏバッファ１０５のポートのうち、受
信フレームの処理で出力ポートとして使われたビットを
引いた残りのビット数となる。例えば、前述のように、
このＣＩＭのアドレスを１０に設定したときには、出力
ポートの数は１０となるから、こりときには、入力ポー
トは４ビットとなる。 【００８１】シフトレジスタ１０４に対するパラレルデ
ータの書込みには、信号ＰＳと共にシフトクロックＳＨ
ＩＦＴを１ビット分必要とするため、Ｓ７３のクロック
φ_Sにより信号ＳＰを立上げたあと、Ｓ７４のクロック
φ_Sに同期したシフトパルスＳＨＩＦＴを制御信号ＴＸ
ＭＯＤＥの立上り前に供給する。 【００８２】また、このとき、図８から明らかなよう
に、送信データＴＸＤの前にスタートビットを付加し、
さらにデータＴＸＤの先頭４ビットにはアドレスを付加
しなければならない。このため、図６では省略してある
が、信号ＰＳが発生している期間中だけシフトレジスタ
１０４のＱ₂₄ビットにはデータ“１”を表わす信号が、
そしてＱ₂₀ビットからＱ₂₃ビットの部分には入力２⁰〜
２³からアドレスデータがそれぞれ供給されるようにな
っいる。 【００８３】こうしてＳ４９からＳ７３までのＤＵＭＭ
Ｙ状態により調歩同期に必要な２５ビット分のデータ
“０”送出期間が設定されたあと、Ｓ７４に入ると制御
信号ＴＸＭＯＤＥが立上り、これによりＴＸ（送信）状
態になる。 【００８４】この信号ＴＸＭＯＤＥの発生により複合ゲ
ート３１０の上側のアンドゲートが能動化され、さらに
アンドゲート３１２が能動化される。これによりシフト
レジスタ１０４のＱ₂₄ビットのデータ、つまりスタート
ビットとなるデータ“１”がアンドゲート３１２を通っ
て伝送路２０に送り出される。 【００８５】そして、それに続くＳ７５以降のクロック
φ_Mに同期して発生するシフトクロックＳＨＩＦＴによ
りシフトレジスタ１０４の内容は１ビットずつ後段にシ
フトされ、Ｑ₂₄ビットからアンドゲート３１２を通って
伝送路２０に送り出され、これにより送信フレーム（図
８）のスタートビットを含む送信信号ＴＸＤの伝送が行
なわれる。 【００８６】一方、このようにシフトレジスタ１０４か
らのデータ読出しと並行して、そのＱ₂₃ビットのセルか
ら読出されたデータは複合ゲート３１０を通って反転さ
れ、シフトレジスタ１０４のシリアル入力に供給されて
いる。この結果、Ｓ７５以降、シフトレジスタ１０４の
Ｑ₀ビットからＱ₂₃ビットまでに書込まれていた送信デ
ータＴＸＤは、シフトクロックＳＨＩＦＴによって１ビ
ットずつ伝送路２０に送り出されると共に、反転されて
シリアルデータＳＩとしてシフトレジスタ１０４のＱ₀
ビットから順次書込まれてゆくことになる。 【００８７】従って、制御信号ＰＳが発生している期間
中にシフトレジスタ１０４のＱ₀ビットからＱ₂₃ビット
のセルに書込まれた送信データＴＸＤが全て読出し完了
した時点では、このＱ₀ビットからＱ₂₃ビットのセルに
はそれまでの送信データＴＸＤに代って、反転データＴ
ＸＤ(バー上付き)が格納されていることになる。 【００８８】そこで、この送信データＴＸＤの読出しが
完了した時点以降は、それにひき続いて今度はシフトレ
ジスタ１０４から反転データＴＸＤ(バー上付き)の読出
しが開始し、図６のように反転データＴＸＤ(バー上付
き)が送信データＴＸＤに続いて伝送路２０に送出され
ることになる。 【００８９】こうしてＳ１２２に到ると、シフトレジス
タ１０４のＱ₂₃ビットからＱ₀ビットまでの反転データ
は前部読出し完了するので制御信号ＴＸＭＯＤＥは立下
り、シフトクロックＳＨＩＦＴの供給も停止されて送信
状態を終る。そして、Ｓ１２２に続く継ぐのクロックφ
_Mにより制御信号ＩＮＩＴＩＤＬが発生し、シーケンス
カウンタ３０３はＳ０に設定され、ＣＩＭはアイドル
（ＩＤＬＥ）以前の信号受信準備状態に戻る。 【００９０】従って、この実施例によれば、調歩同期、
双方向、反転二連送方式による半二重方式の多重通信を
ＣＣＵとＣＬＵとの間で確実に行なうために、ＬＣＵ側
で必要とするＤＩＯモードでの動作機能を有するＣＩＭ
を得ることができる。 【００９１】次に、この実施例によるＣＩＭのＡＤモー
ドにおける動作について説明する。前述したように、Ｃ
ＩＭを介してＣＣＵとデータの授受を行なうべき電気装
置としては各種のセンサなどアナログ信号を出力する外
部負荷５７，５８（図２）があり、そのため、本発明の
実施例においては、Ａ／Ｄ制御回路１０６を含み、外付
けのＡ／Ｄ４０を制御する機能をも有するものとなって
いる。そして、このときのＣＩＭの動作モードがＡＤモ
ードである。 【００９２】そして、これも既に説明したように、この
実施例では入力２⁰〜２³に与えるべきアドレスデータに
よって動作モードの設定が行なわれるようになってお
り、ＡＤモードに対応するアドレスデータは、図４に示
すように“Ｅ”と“Ｆ”となっている。 【００９３】そこで、この実施例によるＣＩＭが、アド
レス“Ｅ”又は“Ｆ”に設定されると、その機能ブロッ
ク状態は図１０に示すようになる。そして、このように
設定された場合のシフトレジスタ１０４に格納されるデ
ータの内容は図７に示すようになり、No.０からNo.７ま
での８ビットがＡ／Ｄ４０を介して外部負荷５７，５８
などから取込んだＡＤデータ格納用で、No.８，No.９の
２ビットがＡＤチャンネルデータ格納用であり、これに
よりＤＩＯデータ用としてはNo.１０からNo.１９の１０
ビットとなっている。なお、その他はＤＩＯモードのと
きと同じである。 【００９４】また、このときのＡＤチャンネルデータと
は、マルチチャンネルのＡＤを使用した場合のチャンネ
ル指定用のデータであり、この実施例では、Ａ／Ｄ４０
として４チャンネルのものを用いているので、２ビット
を割当てているのである。 【００９５】次に、図１１は図１０の実施例をさらに詳
細に示したブロック図で、この図１１において、３２０
はシフトレジスタ、３１２はレジスタ、３２２はゲー
ト、３２３はＡ／Ｄ制御用のカウンタ、３２４はＡ／Ｄ
制御用信号発生回路、３２５はＡ／Ｄチャンネル選択用
のカウンタである。なお、その他は図６の場合で説明し
たところと同じである。 【００９６】シフトレジスタ３２０は８ビットのもの
で、外付けのＡ／Ｄ４０からシリアルで取込んでディジ
タルデータ（外部負荷５７，５８などから与えられたア
ナログデータをＡ／Ｄ変換したもの）を格納してパラレ
ル読出しを可能にすると共に、Ａ／Ｄ４０のチャンネル
を指定するためのカウンタ３２５から与えられる２ビッ
トのチャンネル選択データをパラレルに受入れ、それを
シリアルに読出してＡ／Ｄ４０に供給する働きをする。 【００９７】レジスタ３２１は３２ビットのもので、Ａ
／Ｄ４０が８ビットで４チャンネルのものなので、それ
に合わせて、８ビット４チャンネルのレジスタとして用
いられ、Ａ／Ｄ４０から８ビットで取込まれたデータ
を、各チャンネルごとに収容する。 【００９８】ゲート３２２も、レジスタ３２１に対応し
て３２ビット(８ビット、４チャンネル)となっており、
データ伝送用のシフトレジスタ１０４のＱ₈ビットとＱ₉
ビットのセルから読出したＡＤチャンネルデータ（図
７）によって制御され、レジスタ３２１のチャンネルの
１つを選択し、その８ビットのデータをシフトレジスタ
Ｑ₀ビットからＱ₇ビットのセルに、ＡＤデータ（図７）
として書込む働きをする。 【００９９】カウンタ３２３はクロックφ_Mのカウント
により歩進し、Ａ／Ｄ制御回路１０６全体の動作をシー
ケンシャル、しかもサイクリックに制御する働きをす
る。Ａ／Ｄ制御用信号発生回路３２４はカウンタ３２３
の出力をデコードするデコーダと論理回路を含み、Ａ／
Ｄ制御回路１０６全体の動作に必要な各種の制御信号を
発生する働きをする。 【０１００】次に、このＡ／Ｄ制御回路１０６全体の動
作について説明する。この実施例では、カウンタ３２３
のカウント出力のそれぞれに対応してシーケンシャルに
制御が進み、そのステップ数は２７で、カウント出力０
（これをＳ０という）からカウント出力２６（これをＳ
６という）までで１サイクルの制御が完了し、Ａ／Ｄ４
０の１チャンネル分のデータがレジスタ３２１に取込ま
れる。 【０１０１】まず、１サイクルの制御が開始すると、信
号ＩＮＣによりチャンネル選択用のカウンタ３２５がイ
ンクリメントされ、これによりカウンタ３２５の出力デ
ータは、１サイクルごとに順次、（０，０）→（０，
１）→（１，０）→（１，１）→（０，０）と変化す
る。 【０１０２】このカウンタ３２５の出力データはシフト
レジスタ３２０は先頭２ビット位置にパラレルに書込ま
れ、ついでシリアルデータＡＤＳＩとして読出されてＡ
／Ｄ４０に供給される。また、これと並行して、カウン
タ３２５の出力データはデコーダ（図示してない）を介
してレジスタ３２にも供給され、レジスタ３２１の対応
するチャンネルの８ビットを選択する。 【０１０３】続いて、Ａ／Ｄ４０はシリアルデータＡＤ
ＳＩとして入力したチャンネル選択データに応じてそれ
に対応したアナログ入力チャンネルを選択し、そのアナ
ログデータをディジタルデータに変換してから８ビット
のシリアルデータＡＤＳＯとしてシフトレジスタ３２０
のシリアル入力に供給し、このシフトレジスタ３２０に
格納する。 【０１０４】その後、このシフトレジスタ３２０に格納
された８ビットのディジタル変換されたデータＡＤは、
所定のタイミングでパラレルに読出され、カウンタ３２
５の出力データによって予め選択されているレジスタ３
２１の所定のチャンネルの８ビットに移され、１サイク
ルの制御動作を終了する。 【０１０５】こうして、例えばカウンタ３２５の出力デ
ータが（０，０）となっていたとすれば、Ａ／Ｄ４０の
チャンネル０のアナログデータがディジタル化され、レ
ジスタ３２１のチャンネル０の８ビットに格納されたあ
と、カウンタ３２３はＳ０にリセットされ、次のサイク
ルの動作に進み、カウンタ３２５はインクリメントされ
てその出力データは（０，１）となり、今度はチャンネ
ル１のアナログデータがディジタル化されてレジスタ３
２１のチャンネル１の８ビットに収容される。 【０１０６】従って、この実施例によれば、Ａ／Ｄ制御
回路１０６によるＡ／Ｄ４０からのデータ取込動作が、
シーケンスカウンタ３０３とシーケンスデコーダ３０４
によるデータ伝送処理とタイミング的に独立して行なわ
れ、レジスタ３２１の各チャンネルのデータは４サイク
ルのＡＤ制御動作に１回の割合でリフレッシュされ、レ
ジスタ３２１にはＡ／Ｄ４０の４つのチャンネルに入力
されているアナログデータが、それぞれのチャンネルご
とに８ビットのディジタルデータとして常に用意されて
いることになる。 【０１０７】そこで、いま、伝送路から受信信号ＲＸＤ
が入力され、それに付されているアドレスデータがこの
ＣＩＭに対するものであったとする。なお、このときの
アドレスデータは、既に説明したように、“Ｅ”又は
“Ｆ”である。 【０１０８】そうすると、受信フレームの入力が終った
時点（図９のＳ４８）でシフトレジスタ１０４に書込ま
れるデータりフォーマットは図７のＡＤモードとなって
いるため、このシフトレジスタ１０４のＱ₈ビットとＱ₉
ビットには２ビットからなるＡＤチャンネルデータが格
納されている。そこで、このＡＤチャンネルデータはＳ
４８で信号ＷＲＩＴＥＳＴＢが発生した時点で読出さ
れ、これによりゲート３２２の４つのチャンネルのうち
の一つが選択される。 【０１０９】この結果、Ｓ７３（図９）で信号ＰＳとＳ
ＨＩＦＴが発生した時点で、レジスタ３２１の４つのチ
ャンネルのうち、シフトレジスタ１０４のＱ₈，Ｑ₉の２
つのビットで選ばれたチャンネルのＡＤデータだけが読
出され、それがシフトレジスタ１０４のＱ₀ビットから
Ｑ₇ビットまでの８ビット部分に書込まれる。そして、
これがＳ７４以降の送信状態で送信信号ＴＸＤに含ま
れ、ＣＣＵに伝送されることになる。 【０１１０】ところで、この実施例では、上記したよう
に受信信号ＲＸＤの受信処理と、それに続く送信信号Ｔ
ＸＤの送信処理とは無関係に、常にレジスタ３２１の中
にはＡＤデータが用意されている。従って、この実施例
では、どのようなタイミングで、自分宛の受信信号ＲＸ
Ｄが現われても、直ちにＡＤデータによる送信信号ＴＸ
Ｄの伝送を行なうことができ、Ａ／Ｄ４０の動作により
伝送処理が影響を受けることがなく、Ａ／Ｄ変換動作に
必要な時間のために伝送速度が低下するなどの虞れがな
い。 【０１１１】なお、この実施例では、ＣＩＭをＬＳＩ化
するに際してＡ／Ｄ４０を外付けとし、ＣＩＭの汎用化
に際してのコストダウンを図るようになっている。つま
り、図２で説明したように、この実施例では、モードの
設定により一種類のＣＩＭをＬＣＵ３０〜３１のＣＩＭ
としても、ＬＣＵ３２のＣＩＭとしても、或いはＣＣＵ
１０のＣＩＭ３３としても使用できるようにしている。 【０１１２】しかして、このとき、Ａ／Ｄを内蔵させて
しまうとＣＩＭ３０，３１，３３として使用したときに
無駄なものとなり、しかも、一般に自動車の集約配線シ
ステムに適用した場合には、ＣＩＭ３２として使用され
る個数の方が、他のＣＩＭ３０，３１，３３として使用
される個数より少ないため、ＣＩＭの全部にＡ／Ｄを内
蔵させることによるメリットがあまりない。そのため、
Ａ／Ｄを外付けとしているのである。 【０１１３】しかして、このＡ／Ｄの外付けのため、図
１１から明らかなように、外付けのＡ／Ｄ４０に対して
４本の接続端子が必要になり、ＬＳＩ化した際に端子ピ
ン数の増加をもたらす虞れがある。そこて、本発明の一
実施例では、ＣＩＭがＡＤモードに設定されたときに
は、Ｉ／Ｏバッファ１０５の１４のポートのうちの４本
がＡ／Ｄ４０に対する接続端子として切換えられるよう
にしてある。 【０１１４】すなわち、本発明の実施例では、Ｉ／Ｏバ
ッファ１０５が１４ポートとなっており、これらは図７
から明らかなように、ＣＩＭがＤＩＯモードに設定され
たときには全部が入出力ポートとして使用される可能性
があるが、ＡＤモードのときには最大でも１０ポートし
か使用されず、図１１に示すNo.１１〜No.１４の４ポー
トはＤＩＯデータの入出力には使用されないで余ってい
る。 【０１１５】そこで、この余った４ポートをＡＤモード
で切換え、Ａ／Ｄ４０に対する端子ピンとして使用すれ
ば、Ａ／Ｄを外付けにしても端子ピン数の増加はなく、
ＬＳＩ化に際して汎用性が増し、コストダウンが可能に
なる。 【０１１６】次に、この実施例によるＣＩＭのＭＰＵモ
ードにおける動作について説明する。 図４から明らか
なように、この実施例によるＣＩＭをＭＰＵモードに切
換設定するためには、アドレスＡＤＤＲ₀〜ＡＤＤＲ₃に
よるアドレス設定を“０”、つまり入力２⁰〜２³を全て
接地電位に保ち、（００００）としてやればよい。 【０１１７】このＭＰＵモードとは図２に示したＣＩＭ
３３として使用されたときに必要な機能を与えるための
モードで、ＤＩＯモード、及びＡＤモードで使用された
場合と異なり、ＣＣＵ１０のマイコンかにデータが与え
られると、それを所定のＬＣＵのＣＩＭ３０〜３１のい
ずれかに対して送信し、それに対応して返送されてくる
データを受信したら、そのデータをマイコンに転送させ
るという伝送インターフェース動作を行なうものであ
る。 【０１１８】ところで、これまでの説明では、図８に関
連して説明したように、ＬＣＵ側のＣＩＭからみた説明
を主としていたため、ＣＣＵ側のＣＩＭからＬＣＵ側の
ＣＩＭにデータを伝送するフレームを受信フレーム、反
対にＬＣＵ側からＣＣＵ側に伝送するフレームを送信フ
レームとしたきたが、以後はそれぞれのＣＩＭからみて
データを送出するフレームを送信フレーム、自らがデー
タが受け入れるときのフレームを受信フレームとして説
明する。 【０１１９】従って、以後は、或るＣＩＭ、例えばＣＩ
Ｍ３３での送信フレームは他のＣＩＭ、例えばＣＩＭ３
０では受信フレームとなり、他方、ＣＩＭ３０での送信
フレームはＣＩＭ３３では受信フレームとなる。 【０１２０】さて、図１２は本発明の実施例によるＣＩ
Ｍにアドレス“０”が設定され、ＣＰＵモードで動作す
るように制御されたときの大まかな機能ブロック図で、
図２におけるＣＩＭ３３の状態を表わしている。 【０１２１】なお、既に説明したとおり、この実施例で
はアドレスの設定により同一構成のＣＩＭが３種のモー
ド、つまり、ＣＰＵモード、ＤＩＯモード、ＡＤモード
のいずれの状態での機能をもはたすことができるもので
あり、従って、この図１２の状態はＣＰＵモードでの機
能ブロックを表わすもので、この実施例によるＣＩＭの
構成が図３の場合と異なったものとなることを表わすも
のではない。 【０１２２】この図１２から明らかなように、ＣＰＵモ
ードではＩ／Ｏバッファ１０５（図３）とＡ／Ｄ４０は
機能を止められ、マイコンとの間は１４ビットのデータ
バスで結ばれる。なお、このときの端子ピンはＩ／Ｏバ
ッファ１０５の入出力ポートと共通に用いられ、端子ピ
ンの増減は全く生じないようになっているのはいうまで
もない。そして、この１４ビット（１４本）の入出力の
うち８ビットがデータ用であり、残り６ビットが制御信
号用となっている。 【０１２３】さて、このＣＰＵモードにおいては、シフ
トレジスタ１０４のデータ内容が図７に示すように、Ｑ
₀からＱ₂₃までの２４ビットが全てＭＰＵデータとなっ
ており、マイコンは８ビットのデータバスによって、こ
のシフトレジスタ１０４にアクセスするようになってい
る。 【０１２４】一方、制御回路１０１はマイコンからの制
御信号を受け、シフトレジスタ１０４のＱ₀〜Ｑ₂₃の全
てのビットにマイコンからのデータが格納されると同時
に送信動作に入り、このデータが格納され終った時刻ｔ
_xから、図１３に示すように送信フレームの伝送を開始
する。 【０１２５】こうして送信フレームがＣＩＭ３３から伝
送されると、それに応じてＬＣＵ側のＣＩＭ３０〜３２
の一つが応答し、ひき続きそのＣＩＭが送信を行なうか
ら、時刻ｔ_xから１フレーム(１４８ビット)の伝送時間
が経過した時刻ｔ_xになると、シフトレジスタ１０４の
中にはＣＩＭ３３から呼び掛けを行なったＣＩＭ（ＣＩ
Ｍ３０〜３２のうちの一つ）から伝送されたデータが格
納され終ることになる。 【０１２６】そごて、ＣＩＭ３３の制御回路１０１は、
この時点ｔ_yにおいて割込要求ＩＲＱ(バー上付き)を発
生し、これに応じてマイコンがシフトレジスタ１０４の
データを読取り、１サイクル分のデータ伝送を終了す
る。なお、このときのＣＩＭ相互間でのデータの授受動
作は、図５に関連して説明したＤＩＩモードにおける場
合と同じであるのはいうまでもない。 【０１２７】次に、図１４はＣＩＭ３３、つまりＭＰＵ
モードに設定されたときのＣＩＭの一実施例を示す機能
ブロック図で、ＭＰＵモードにおいて必要とする機能に
対応したブロックだけを示したものであり、図において
４００，４０２は８ビットのスイッチ、４０４は８ビッ
トのデータラッチであり、その他は第６図の実施例と同
じである。 【０１２８】このＭＰＵモードでは、シフトレジスタ１
０４のＱ₀ビットからＱ₂₃ビットまでが８ビットの入出
力ピンを介してマイコンのデータバスに接続され、相互
にデータの授受を行なうようになっており、このため、
シフトレジスタ１０４のＱ₀〜Ｑ₂₃のビットを３つのグ
ループ、Ｑ₀〜Ｑ₇（Ｒｅｇ３），Ｑ₈〜Ｑ₁₅（Ｒｅｇ
２），Ｑ₁₆〜Ｑ₂₃（Ｒｅｇ１）に分割したものとして扱
い、時分割で順次にアクセスするようにしている。 【０１２９】そこで、このため、８ビットのスイッチ４
００と４０２を用い、マイコンから与えられるレジスタ
セレクト信号ＲＳ０，ＲＳ１の組合せによりスイッチ４
００の制御信号ＲＥＡＤ１〜３と、スイッチ４０２の制
御信号ＳＴＢ１〜３を作り、入出力端子ピン７〜１４を
Ｒｅｇ１からＲｅｇ２、そしてＲｅｇ３と順次接続する
ようにし、８ビットずつ３回のアクセスによりマイコン
とシフトレジスタ１０４との間でのデータの授受を行な
うようになっている。 【０１３０】そして、この場合、マイコンからシフトレ
ジスタ１０４に対するデータの書込み時では、マイコン
からのデータの読出し時間と、シフトレジスタ１０４に
対するデータの書込時間との違いを補償するため、ラッ
チ４０４が設けられ、マイコンからのデータを一旦、ラ
ッチしてから書込むようになっている。 【０１３１】また、このＭＰＵモードでは、データ受信
時での２４ビットのデータの先頭に付されているアドレ
スの照合は、このＣＩＭ３３の中では行なわない。従っ
て、入力２⁰〜２³に与えられたアドレス（００００）は
アドレスデコーダ３０６によってＭＰＵモードにこのＣ
ＩＭを設定するためにだけ使用され、図６におけるコン
パレータ３０７は動作しないようににっている。 【０１３２】次に、このＭＰＵモードでは、ＣＩＭ３３
の入出力端子ピン１〜６がマイコンに対する制御信号の
伝送路となっており、これによりマイコンからはＣＩＭ
の制御回路１０１に対してクロックＥ、チップセレクト
信号ＣＳ(バー上付き)、リードライト信号ＲＷ、それに
上述のレジスタセレクト信号ＲＳ０，ＲＳ１が与えら
れ、一方、このＣＩＭからは割込要求信号ＩＲＱ(バー
上付き)がマイコンに出力されるようになっている。 【０１３３】図１５，図１６はこれらの信号の処理回路
の一実施例で、図１４では省略してあるが、制御回路１
０１の一部に含まれており、まず、クロックＥが図１５
の回路に供給され、内部クロックＣＬＯＣＫと共に処理
されて２相のクロックＥＨ，ＥＬが発生される。そし
て、これらのクロックＥＨ，ＥＬとマイコンからの信号
ＲＷ，ＣＳ(バー上付き)，ＲＳ０，ＲＳ１が図１６の回
路で処理され、信号ＳＴＢ０〜３，ＲＥＳＤ０〜１が発
生される。なお、信号ＭＰＵはＣＩＭがＭＰＵモードに
設定されると“１”になる信号である。 【０１３４】さらに、この図１６の回路による信号処理
タイミングを示したのが図１７，図１８で、これらの図
のうち、図１７は信号ＲＥＡＤ０〜３の発生タイミング
を、それに図１８は信号ＳＴＢ０〜３の発生タイミング
を、それぞれ示したものである。 【０１３５】なお、これらの図において、信号ＲＥＤ０
〜３のうちのいずれが発生するか、及び信号ＳＴＢ０〜
３のうちいずれが発生するかは、信号ＲＳ０とＲＳ１の
組合せで決まるようになっており、これにより上述した
シフトレジスタ１０４のグループＲｅｇ１，Ｒｅｇ２，
Ｒｅｇ３の選択が行なわれる。 【０１３６】ところで、これらの信号ＲＥＡＤ０〜３，
ＳＴＢ０〜３のうちの信号ＲＥＡＤ０とＳＴＢ０とは、
上記したシフトレジスタ１０４のグループ選択には使用
されず、後述する割込要求信号ＩＲＱ(バー上付き)の発
生に使用される。従って、信号ＲＳ０とＲＳ１による選
択状態を示すと図１９のようになる。 【０１３７】次に、図２０は割込要求信号ＩＲＱ(バー
上付き)の発生回路の一実施例で、同じく図１４の制御
回路１０１の中に含まれ、このＣＩＭ３３がデータ受信
完了してシフトレジスタ１０４の中に受信データの格納
を終ったときに発生する信号ＷＲＩＴＥ ＳＴＢ(図９)
と、信号ＲＥＡＤ０とによって信号ＩＲＱを発生する回
路と、入出力端子ピン７〜１４によってマイコンのデー
タバスに接続されているデータ線Ｄ０〜Ｄ７のいずれか
一つ、例えばデータ線Ｄ０からの信号ＤＡＴＡと信号Ｓ
ＴＢ０から信号ＭＡＳＫ１を作る回路とで構成されてお
り、その動作は図２１，図２２のタイミングチャートに
示されている。 【０１３８】そして、これらの図のうち、図１８は信号
ＤＡＴＡがＳＴＢ０の発生タイミングで“０”となって
いたときの動作を、また図１９は信号ＤＡＴＡが“１”
になっていたときの動作をそれぞれ示したものである。
なお、図２０の回路で、信号ＤＡＴＡとＳＴＢ０が供給
されているフリップフロップをＲｅｇ０という。従っ
て、この図２０の回路では、Ｒｅｇ０に“１”が書込ま
れていると割込要求信号ＩＲＱ(バー上付き)にマスクが
掛けられることになる。 【０１３９】次に、図１４の実施例、つまり本発明によ
るＣＩＭの一実施例がＭＰＵモードに設定された状態に
おけるデータ伝送の全体的な動作を図２０のタイミング
チャートによって説明する。 【０１４０】本発明の実施例においては、ＣＩＭ３０〜
３３のいずれも、その動作がシーケンスカウンタ３０３
のカウント出力により制御され、従って、このシーケン
スカウンタ３０３のカウント出力を所定値に設定してや
れば、任意の動作状態に転位させることができること
は、既に図６，図９などに関連して説明したとおりであ
り、このことはＣＩＭがどのようなモードに設定されて
いても変りはない。 【０１４１】ところで、図１４に示すようにＭＰＵモー
ドに設定されたＣＩＭ３３がデータ伝送すべく組合わさ
れるＣＩＭは、図２から明らかなように、ＤＩＯモード
又はＡＤモードに設定されているＣＩＭ３０〜３２とな
っている。そして、このＣＩＭは、ＤＩＯモード及びＡ
Ｄモードに設定されていたときには、図９で説明したよ
うに、他のＣＩＭからのデータを受信したとき、それに
ひき続いて自らのデータの送信を行ない、１フレーム分
のデータ授受動作を行なうもので、いわばパッシブな動
作しか行なわない。 【０１４２】これに対して、ＣＩＭ３３のようにＭＰＵ
モードに設定されているものでは、マイコンからのデー
タがシフトレジスタ１０４に書込まれたら自らデータ送
信を開始する、いわばアクチブな動作を必要とする。そ
こで、この実施例では、このアクチブなデータ送信開始
のため、シフトレジスタ１０４のグループ選択のための
信号ＳＴＢ１〜３のうちの信号ＳＴＢ３を使用するよう
にしている。 【０１４３】これは、シフトレジスタ１０４に対するマ
イコンによる送信データの書込みがＲｅｇ１，Ｒｅｇ
２，Ｒｅｇ３の順に行なわれ、このため、信号ＳＴＢ３
が発生した時点でマイコンからシフトレジスタ１０４に
対するデータの書込みが丁度終了し、シフトレジスタ１
０４には今回伝送すべきデータが全て格納し終るからで
ある。 【０１４４】そこで、図２３に戻り、いま、或る時点で
ＣＣＵ１０（図２）のマイコンにＬＣＵのいずれかに対
して伝送すべきデータが用意されたとする。そうする
と、このマイコンは入出力端子ピン１〜６を介して信号
ＣＳ(バー上付き)，ＲＷ，ＲＳ０，ＲＳ１をＣＩＭ３３
の中の制御回路１０１に供給し、図１５ないし図１９で
説明したように信号ＳＴＢ０〜３を発生させ（図２３左
端上部）、データバスから順次、８ビットずつのデータ
をシフトレジスタ１０４のＲｅｇ１，Ｒｅｇ２，Ｒｅｇ
３に書込ませる。 【０１４５】一方、制御回路１０１は、この信号ＳＴＢ
３の発生をとらえ、シーケンスカウンタ３０３に“４
９”をロードする。この信号ＳＴＢ３によるシーケンス
カウンタ３０３の出力データを“４９”にするための回
路の一実施例を図２４に、この回路の動作を示すタイミ
ングチャートを図２５に示す。 【０１４６】こうしてシーケンスカウンタ３０３がＳ４
９にされると、この時点ｔ_x（図１３）で送信フレーム
の処理が開始する。このＳ４９からＳ１２２までの送信
フレームの処理は第８図で説明したＤＩＯモードの場合
とほぼ同じであるが、このＭＰＵモードではシフトレジ
スタ１０４には既に伝送すべきデータが書込まれている
から、Ｓ４９からＳ７３までの間は何もせず、ただシフ
トレジスタ１０４のＱ₂₄にスタートビット用の“１”を
書き込むだけである点がＤＩＯモードのときと異なるだ
けである。 【０１４７】こうしてＳ１２２に達すると信号ＩＮＩＴ
ＩＡＬが発生し、その後、Ｓ０からＳ２４までの最少時
間を含むアイドル状態に入る。つまり、ＭＰＵモードで
は、ＤＩＯモードのときと異なり、他のＣＩＭからデー
タが受信されるのを待つのではなく、マイコンからシフ
トレジスタ１０４にデータの書込みが終了したらシーケ
ンスカウンタ３０３にデータ４９を強制的にロードし、
これにより自動的に送信フレームの処理に入るようにし
ているのである。 【０１４８】こうしてＣＣＵ１０のＣＩＭ３３から送信
フレームの伝送が開始すれば、既に図９で説明したよう
に、この送信データＴＸＤがＬＣＵ側のＣＩＭ３０〜３
２によって受信データＲＸＤとして受信処理され、その
うちのアドレスの一致したＣＩＭによって折り返しデー
タが伝送されてくるから、今度はそれが受信データＲＸ
ＤとしてＣＩＭ３３に受信されるようになる。 【０１４９】このときの受信フレームの処理も、図９に
おけるＤＩＯモードの場合とほぼ同じで、ただＭＰＵモ
ードでは、アドレスの一致状態をみない点が異なるだけ
である。そして、Ｓ０からＳ４８になり、シフトレジス
タ１０４の中に受信データが格納し終り、かつエラーが
検出されなかった場合には、Ｓ４８のクロックφＳによ
り信号ＷＲＩＴＥ ＳＴＢが立上ると、これにより図２
０から図２２で説明したように割込要求信号ＩＲＱ(バ
ー上付き)が発生し、その後のクロックφＭにより信号
ＩＮＩＴＩＡＬが発生してこのＣＩＭ３３はアイドル状
態に入り、次に信号ＳＴＢ３が発生するまでアイドル状
態を保つ。 【０１５０】こうして割込要求信号ＩＲＱ(バー上付き)
が発生されると、ＣＣＵ１０内のマイコンはこの信号Ｉ
ＲＱ(バー上付き)により割込処理ルーチンにジャンプ
し、シフトレジスタ１０４から受信データの取込みを行
なう。このときのシフトレジスタ１０４からのデータの
取込みは、スイッチ４００を用い、これに図１５及び図
１６で説明した回路から信号ＲＥＡＤ１〜３を順次供給
し、８ビットのデータバスＤ０〜Ｄ７を介してシフトレ
ジスタ１０４のＲｅｇ１，Ｒｅｇ２，Ｒｅｇ３の順に行
なわれるものであることは、既に説明したとおりであ
る。 【０１５１】ところで、この実施例では、既に図２０で
説明したように、この信号ＩＲＱ（バー上付き)はマス
ク可能に構成されており、ＣＣＵ１０のマイコンはＲｅ
ｇ０（図２０）に“１”を書き込んでおくことにより信
号ＩＲＱ(バー上付き)をマスクすることができる。 【０１５２】従って、図２３のように、信号ＳＴＢ３の
発生時点ｔ_xの前の信号ＳＴＢ０の発生時点（図２３の
左下）に合わせてデータバスＤ０を“１”にしておけ
ば、信号ＭＡＳＫが“１”になり、その後、信号ＷＲＩ
ＴＥ ＳＴＢが発生した時点でも割込要求信号ＩＲＱ
(バー上付き)はマイコンに供給されず、これによりマイ
コンは必要に応じて所定の期間中、他の処理を優先して
行なうことができる。なお、このマスクの解除は、図２
０から明かなとおり、信号ＳＴＢ０の発生時点でデータ
バスＤ０を“０”にし、Ｒｅｇ０に“０”を書き込めば
よい。 【０１５３】一方、ＣＣＵ１０のマイコンは、こうして
ＩＲＱ(バー上付き)のマスクを行なっていたときには、
図２０の信号ＩＲＱを調べ、それが“１”になっていた
らデータ受信が完了していたことになるのでシフトレジ
スタ１０４からデータの取込みを行ない、それが“０”
になっていたらデータの受信完了を待つ。なお、信号Ｉ
ＲＱ(バー上付き)はデータの取込みを行なうときに発生
する信号ＲＥＡＤ０により解除されることは図２０から
明らかである。 【０１５４】従って、この実施例によれば、ＣＣＵのマ
イコンはデータをＣＩＭ３３に転送したあと、そのまま
他の処理動作に入ることができるから、無駄な待ち時間
が不要になってその処理能力を充分に活かしたシステム
とすることができ、かつ、このとき、ＣＩＭ３３のデー
タ受信が完了しても、それより優先順位の高い他の処理
動作に対してはマスクを働かせることができ、これによ
り優先順位の高い処理動作が中断される虞れも生じない
ようにできる。 【０１５５】ここで、図２のように、ＭＰＵモードにあ
るＣＩＭ３３と、ＤＩＯモード（又はＡＤモード）に設
定されたＣＩＭ３０〜３２との組合わせによるデータ伝
送動作を状態遷移図で示すと、図２６のようになる。 【０１５６】 【発明の効果】以上、説明したように、本発明によれ
ば、自動車内の集約配線システムなどのデータ伝送シス
テムを、ただ一種類の通信処理回路で構成することがで
き、通信処理回路の汎用性を高め、その機能の高度の専
用化と構成のＬＳＩ化が可能になるため、従来技術の欠
点を除き、自動車用データ伝送システムのローコスト化
を充分に得ることができる。

【図面の簡単な説明】 【図１】自動車内集約配線システムの一例を示す説明図
である。 【図２】データ伝送方式の一例を示すブロック構成図で
ある。 【図３】本発明による通信処理回路の一実施例を基本的
な機能構成として示した概略ブロック図である。 【図４】アドレスによる動作モード切換の説明図であ
る。 【図５】ＤＩＯモードにおける本発明の一実施例を示す
機能ブロック図である。 【図６】ＤＩＯモードにおける本発明の一実施例をさら
に詳細に示したブロック図である。 【図７】本発明におけるデータ内容の一実施例を示す説
明図である。 【図８】本発明における伝送波形の一実施例を示す説明
図である。 【図９】ＤＩＯモードにおける本発明の一実施例の動作
を説明するためのタイミングチャートである。 【図１０】ＡＤモードにおける本発明の一実施例を示す
機能ブロック図である。 【図１１】ＡＤモードにおける本発明の一実施例をさら
に詳細に示したブロック図である。 【図１２】ＭＰＵモードにおける本発明の一実施例を示
す機能ブロック図である。 【図１３】本発明のＭＰＵモードにおける伝送波形の一
実施例を示す説明図である。 【図１４】ＭＰＵモードにおける本発明の一実施例をさ
らに詳細に示したブロック図である。 【図１５】本発明における信号処理回路の一実施例を示
すブロック図である。 【図１６】本発明における信号処理回路の一実施例を示
すブロック図である。 【図１７】本発明の一実施例の動作を説明するためのの
タイミングチャートである。 【図１８】本発明の一実施例の動作を説明するためのの
タイミングチャートである。 【図１９】本発明におけるレジスタセレクト信号による
選択動作を示す説明図である。 【図２０】本発明における割込要求信号発生回路の一実
施例を示すブロック図である。 【図２１】本発明における割込要求信号発生回路の一実
施例の動作を説明するためのタイミングチャートであ
る。 【図２２】本発明における割込要求信号発生回路の一実
施例の動作を説明するためのタイミングチャートであ
る。 【図２３】本発明の一実施例におけるＭＰＵモードでの
動作を説明するためのタイミングチャートである。 【図２４】カウンタをセットするための回路の一実施例
を示すブロック図である。 【図２５】カウンタをセットするための回路の一実施例
の動作を説明するためのタイミングチャートである。 【図２６】本発明の一実施例におけるＣＰＵモードとＤ
ＩＯモードの組合わせによるデータ伝送動作を表わす状
態遷移図である。 【符号の説明】 １０ 中央処理装置 ２０ 信号伝送路 ３０〜３２ 端末処理装置 ３３ 通信制御装置 ４０ Ａ／Ｄ（アナログ・ディジタル変換器） ５１〜５８ 外部負荷 １０１ 制御回路 １０４ シフトレジスタ １０５ Ｉ／Ｏバッファ １０６ Ａ／Ｄ制御回路 １０７ クロック発生器 ３０１ 同期回路 ３０２ カウンタ ３０３ シーケンスカウンタ ３０４ シーケンスデコーダ ３０５ 異常検出器 ３０６ アドレスデコーダ ３０７ コンパレータ ３０８ エラー検出回路 ３１０ 複合ゲート ３１１ エクスクルーシブオアゲート ３１２ アンドゲート ３２０ シフトレジスタ ３２１ レジスタ ３２２ ゲート ３２３ カウンタ ３２４ Ａ／Ｄ制御用信号発生回路 ３２５ カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 明 茨城県勝田市大字高場2520番地 株式会社 日立製作所佐和工場内

Claims (1)

1. 【特許請求の範囲】 １．通信制御プログラムに従って、端末装置との間のデ
   ータ送受信を制御する通信制御用コンピュータと、 この通信制御用コンピュータと接続され、端末装置から
   の受信データと、端末装置への送信データを一時格納す
   るレジスタを備えた第１の通信処理回路と、 前記第１の通信処理回路からの受信データと、前記端末
   装置に接続された外部負荷の状態を示すデータを一時格
   納するレジスタを備えた第２の通信処理回路と、 前記第１の通信処理回路と第２の通信処理回路とをデー
   タ伝送可能に接続した通信バスとからなることを特徴と
   する自動車用データ伝送システム。 ２．特許請求の範囲第１項において、 前記通信制御用コンピュータは、前記第１の通信処理回
   路のレジスタに端末装置からの受信データが確立したと
   き、付属する記憶装置にそのデータを記憶することを特
   徴とする自動車用データ伝送システム。 ３．特許請求の範囲第１項において、 前記通信制御用コンピュータは、プログラムされた順番
   で端末装置にデータを送信し、 送信データを受け取った端末装置はその端末装置に接続
   されている負荷の状態を示すデータを前記通信制御用コ
   ンピュータに返信することを特徴とする自動車用データ
   伝送システム。 ４．特許請求の範囲第１項において、 前記第２の通信処理回路は、 自らのアドレスを記憶しており、 前記通信バスに存在するアドレス付き通信データのアド
   レスと自らのアドレスを比較して、一致した端末装置の
   みがその通信データを受け取り、 受信した端末装置の前記第２の通信処理回路は、 当該端末装置に接続された負荷の状態を示すデータを、 前記通信バスを介して前記第１の通信処理回路に送り返
   すことを特徴とする自動車用データ伝送システム。 ５．特許請求の範囲第１項１乃至第４項において、 前記通信データは、 アドレスデータの後に送信データと受信データとが続
   き、１フレームとして形成されていることを特徴とする
   自動車用データ伝送システム。 ６．符号化された通信データを一時的に格納するレジス
   タの所定ビットに一時格納されたアドレスデータと既知
   のアドレスデータとを比較するアドレス比較器、 既知のアドレスデータとレジスタに一時格納されたアド
   レスデータとが一致したとき、アドレスデータに引き続
   く通信データをレジスタから受け取るＩ／Ｏバッファ、 所定の周期で発生するクロックに同期して、前記レジス
   タへの通信データのラッチタイミングと、前記Ｉ／Ｏバ
   ッファへの通信データの受渡しタイミングを制御する制
   御回路、 とからなる通信処理回路素子を用いて構成したことを特
   徴とする自動車用データ伝送システム。 ７．特許請求の範囲第６項において、 前記Ｉ／Ｏバッファは、 前記レジスタに格納された通信データを外部へ出力する
   機能と、 外部からのデータをレジスタに入力する機能とを備えて
   いることを特徴とする自動車用データ伝送システム。