JPH08236622A - Semiconductor device and fabrication thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置（特に、多
層配線構造を有するトランジスタからなるＩＣ）及びそ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device (in particular, an IC including a transistor having a multilayer wiring structure) and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、多層配線構造はＭＯＳ（Ｍetal
Ｏxide Ｓemiconductor）トランジスタからなるＩＣに
おいて多用され、デバイスに不可欠なものである。2. Description of the Related Art Conventionally, a multilayer wiring structure has a MOS (Metal) structure.
It is often used in ICs composed of oxide semiconductor transistors and is indispensable for devices.
【０００３】図20〜図25には、その一例が製造プロセス
に従って示されている。20 to 25 show an example thereof according to a manufacturing process.
【０００４】まず、図20に示すように、Ｐ- 型シリコン
基板１の一主面にゲート酸化膜５を介してポリシリコン
ゲート電極10を形成し、このゲート電極の両側にＮ+ 型
ソース領域３及びドレイン領域４を不純物拡散によって
それぞれ形成し、更にゲート電極10の側面には酸化膜
（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等のサイドウォ
ール11を形成する。First, as shown in FIG. 20, a polysilicon gate electrode 10 is formed on one main surface of a P − type silicon substrate 1 with a gate oxide film 5 interposed therebetween, and N + type source regions are formed on both sides of the gate electrode. 3 and the drain region 4 are respectively formed by impurity diffusion, and a sidewall 11 such as an oxide film (SiO 2 ) or a nitride film (Si 3 N 4 ) is formed on the side surface of the gate electrode 10.
【０００５】そして、全面にＣＶＤ（Ｃhemical Ｖapor
Ｄeposition)で形成したＳｉＯ2等の絶縁層７上に、
コンタクトホール形成用のマスク12（例えばフォトレジ
スト）を所定パターンに設け、これを用いて図21に示す
ように、絶縁層７をエッチングして各コンタクトホール
13、14、15をそれぞれ形成する。Then, CVD (Chemical Vapor) is formed on the entire surface.
Deposition) on the insulating layer 7 such as SiO 2 formed by
A mask 12 (for example, photoresist) for forming contact holes is provided in a predetermined pattern, and the insulating layer 7 is etched by using the mask 12 as shown in FIG.
Form 13, 14 and 15, respectively.
【０００６】次いで、図22に示すように、各コンタクト
ホールに導電材料であるアルミニウム16を充填し（この
とき、絶縁層７上に付着したアルミニウムをエッチング
により取り除く）、更に全面に下部電極材料であるアル
ミニウム17をスパッタリング等によって被着する。Next, as shown in FIG. 22, each contact hole is filled with aluminum 16 which is a conductive material (at this time, aluminum deposited on the insulating layer 7 is removed by etching), and the entire surface is covered with a lower electrode material. A certain aluminum 17 is deposited by sputtering or the like.
【０００７】なお、ここでは、Ｎ+ 型拡散領域３、４及
びポリシリコンゲート電極10に対してアルミニウム等の
金属を直接に接続するように記述しているが、拡散領域
３、４及びポリシリコンゲート電極10に対してアルミニ
ウム等の金属を接続する場合には、拡散領域３、４又は
ポリシリコンゲート電極10上にチタンナイトライド（Ｔ
ｉ／ＴｉＮ）等のバリヤメタル又はチタンシリサイド
（ＴｉＳｉ2 ）を被着した後に上記金属を接続する。Although a metal such as aluminum is directly connected to the N + type diffusion regions 3 and 4 and the polysilicon gate electrode 10 here, the diffusion regions 3 and 4 and the polysilicon are also described. When a metal such as aluminum is connected to the gate electrode 10, titanium nitride (T) is formed on the diffusion regions 3 and 4 or the polysilicon gate electrode 10.
A barrier metal such as i / TiN) or titanium silicide (TiSi 2 ) is deposited and then the metal is connected.
【０００８】次いで、図23に示すように、下部電極材料
をフォトリソグラフィによってパターニングして下部電
極18と19とをそれぞれ、ゲート電極10及びソース領域３
とドレイン領域４とに接続した構成とする。Next, as shown in FIG. 23, the lower electrode material is patterned by photolithography to form the lower electrodes 18 and 19, the gate electrode 10 and the source region 3, respectively.
And the drain region 4 are connected.
【０００９】次いで、図24に示すように、全面にＣＶＤ
によって被着したＳｉＯ2 等の絶縁層20においてドレイ
ン領域４上の電極19が部分的に露出するようにスルーホ
ール21を形成する。Next, as shown in FIG. 24, CVD is performed on the entire surface.
A through hole 21 is formed so that the electrode 19 on the drain region 4 is partially exposed in the insulating layer 20 such as SiO 2 deposited by.
【００１０】次いで、図25に示すように、スルーホール
21を含めて上部電極材料であるアルミニウムをスパッタ
リング等によって被着し、これをパターニングして上部
電極22を形成する。Next, as shown in FIG. 25, through holes
Aluminum including 21 is deposited as an upper electrode material by sputtering or the like, and this is patterned to form an upper electrode 22.
【００１１】こうして、下部電極18によってゲート電極
10及びソース領域３が、上部電極22及び下部電極19によ
ってドレイン領域４がそれぞれ取り出された多層配線構
造を作製する。Thus, the gate electrode is formed by the lower electrode 18.
A multilayer wiring structure in which the drain region 4 is taken out by the upper electrode 22 and the lower electrode 19 from the source electrode 3 and the source region 3 is manufactured.
【００１２】しかしながら、この多層配線構造では、絶
縁層７には１層目の配線用のコンタクトホール13〜15
を、絶縁層20には２層目の配線用のスルーホール21をそ
れぞれ開ける必要があるため、これらの各ホールの形成
に、２回も高精度なパターニング、更にはエッチングを
必要とし、コストアップ、サイクルタイム増加の一因と
なっている。近年、配線層が２層から３層、４層へと増
加し、更にこの傾向に拍車をかけている。However, in this multilayer wiring structure, the insulating layer 7 has contact holes 13 to 15 for wiring of the first layer.
However, since it is necessary to form through holes 21 for wiring of the second layer in the insulating layer 20, highly accurate patterning and etching are required twice to form each of these holes, resulting in cost increase. , Contributing to an increase in cycle time. In recent years, the number of wiring layers has increased from two layers to three layers and four layers, and this tendency is being spurred.
【００１３】[0013]
【発明が解決しようとする課題】本発明の目的は、工程
数を減らして或いはその増加を伴うことなしに高精度の
接続が可能となる多層配線構造を有する半導体装置と、
その製造方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a multi-layer wiring structure which enables highly accurate connection without reducing the number of steps or increasing the number of steps.
It is to provide the manufacturing method.
【００１４】[0014]
【課題を解決するための手段】即ち、本発明は、第１及
び第２の導電領域がそれぞれ、これらの導電領域上に設
けられた絶縁層に各接続孔を介して下部配線及び上部配
線に接続されている構造を有し、前記第１及び第２の導
電領域上の前記各接続孔が共通の絶縁層から開口される
半導体装置に係るものである。That is, according to the present invention, the first and second conductive regions are connected to the lower wiring and the upper wiring through the connection holes in the insulating layer provided on these conductive regions, respectively. The present invention relates to a semiconductor device having a connected structure, in which each of the connection holes on the first and second conductive regions is opened from a common insulating layer.
【００１５】本発明の半導体装置においては、前記第１
及び第２の導電領域上の接続孔に下部配線材料がそれぞ
れ充填されていてよい。In the semiconductor device of the present invention, the first
And the connection hole on the second conductive region may be filled with a lower wiring material.
【００１６】また、前記上部配線と前記下部配線とが前
記第１又は第２の導電領域を介して電気的に接続されて
よい。The upper wiring and the lower wiring may be electrically connected via the first or second conductive region.
【００１７】本発明はまた、第１の導電領域と、前記第
１の導電領域の上方に第１の絶縁層を介して形成された
第２の導電領域と、前記第２の導電領域の上方に第２の
絶縁層を介して形成された第３及び第４の導電領域と、
前記第２及び第１の絶縁層を介して前記第１の導電領域
に達する第１の接続孔と、前記第２の絶縁層を介して前
記第２の導電領域に達する第２の接続孔とを含み、前記
第１の導電領域と前記第３の導電領域とが前記第１の接
続孔を介して接続されており、前記第２の導電領域と前
記第４の導電領域とが前記第２の接続孔を介して接続さ
れている半導体装置にも係るものである。The present invention also provides a first conductive region, a second conductive region formed above the first conductive region via a first insulating layer, and above the second conductive region. A third and a fourth conductive region formed via a second insulating layer,
A first connection hole reaching the first conductive region through the second and first insulating layers, and a second connection hole reaching the second conductive region through the second insulating layer The first conductive region and the third conductive region are connected via the first connection hole, and the second conductive region and the fourth conductive region are the second conductive region. The present invention also relates to a semiconductor device connected through the connection hole.
【００１８】この場合、前記第１の導電領域が半導体基
体の一主面に形成された導電領域であり、前記第２、第
３及び第４の導電領域が配線層であってよい。In this case, the first conductive region may be a conductive region formed on one main surface of the semiconductor substrate, and the second, third and fourth conductive regions may be wiring layers.
【００１９】本発明はまた、本発明の半導体装置を製造
する方法として、第１及び第２の導電領域の上方に第１
の絶縁層を形成する工程と、前記第１の絶縁層を介して
前記第１及び第２の導電領域にそれぞれ達する第１及び
第２の接続孔を形成する工程と、前記第１の絶縁層上に
第１の導電材料を堆積することにより前記第１の導電材
料が充填された第１の接続孔を介して前記第１の導電領
域に接続される第２の導電材料（これは第１の導電材料
とは別であってよいし、同じであってもよい。）でなる
第１の配線と前記第１の導電材料が充填された第２の接
続孔とを形成する工程と、前記第１の配線の上方に第２
の絶縁層を形成する工程と、前記第１の導電材料が充填
された第２の接続孔を介して前記第２の導電領域に電気
的に接続される第３の導電材料でなる第２の配線を前記
第２の絶縁層上に形成する工程とを有する、半導体装置
の製造方法も提供するものである。The present invention also provides a method for manufacturing a semiconductor device according to the present invention, wherein a first method is provided above the first and second conductive regions.
Forming an insulating layer, forming first and second connection holes reaching the first and second conductive regions through the first insulating layer, respectively, and the first insulating layer A second conductive material, which is connected to the first conductive region via a first connection hole filled with the first conductive material by depositing a first conductive material thereon (this is the first conductive material). And the same may be different from the conductive material of No. 1), and a second connection hole filled with the first conductive material, and Second over the first wiring
And a second conductive material electrically connected to the second conductive region via a second connection hole filled with the first conductive material. And a step of forming wiring on the second insulating layer.
【００２０】また、本発明は、第１の導電領域の上方に
第１の絶縁層を形成する工程と、前記第１の絶縁層上に
第２の導電領域を形成する工程と、前記第２の導電領域
の上方に第２の絶縁層を形成する工程と、前記第２及び
第１の絶縁層を介して前記第１の導電領域に達する第１
の接続孔と前記第２の絶縁層を介して前記第２の導電領
域に達する第２の接続孔とを形成する工程と、前記第１
及び第２の接続孔を導電材料により充填すると共に前記
第１及び第２の接続孔にそれぞれ接続される第３及び第
４の導電領域を形成する工程とを有する、半導体装置の
製造方法も提供するものである。The present invention also includes the step of forming a first insulating layer above the first conductive region, the step of forming a second conductive region on the first insulating layer, and the second step. Forming a second insulating layer above the conductive region, and reaching the first conductive region through the second and first insulating layers.
And a second connection hole reaching the second conductive region via the second insulating layer, and the first connection hole
And a step of filling the second connection hole with a conductive material and forming third and fourth conductive regions connected to the first and second connection holes, respectively. To do.
【００２１】この場合、前記第３及び第４の導電領域の
上方に第３の絶縁層を形成する工程と、前記第３及び第
２の絶縁層を介して前記第２の導電領域に達する第３の
接続孔を形成する工程と、前記第３の接続孔を導電材料
により充填すると共に前記第３の接続孔を介して前記第
２の導電領域に接続される第５の導電領域を形成する工
程とを有してよい。In this case, a step of forming a third insulating layer above the third and fourth conductive regions, and a step of reaching the second conductive region through the third and second insulating layers. Forming the third connection hole, and filling the third connection hole with a conductive material and forming a fifth conductive region connected to the second conductive region through the third connection hole. And a process.
【００２２】[0022]
【実施例】以下、本発明の実施例を説明する。Embodiments of the present invention will be described below.
【００２３】図１〜図８は、本発明をＭＯＳデバイスに
適用した第１の実施例を示すものである。1 to 8 show a first embodiment in which the present invention is applied to a MOS device.
【００２４】本実施例によるデバイス構造をその製造プ
ロセスと共に説明すると、まず、図１に示すように、フ
ィールドＳｉＯ2 膜２で区画された素子領域において、
Ｐ-型シリコン基板１の一主面にゲート酸化膜５を介し
てポリシリコンゲート電極10を形成し、このゲート電極
の両側にＮ+ 型ソース領域３及びドレイン領域４を不純
物拡散によってそれぞれ形成し、更にゲート電極10の側
面には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等
のサイドウォール11を形成する。なお、フィールドＳｉ
Ｏ2 膜２上には、サイドウォール11を有するゲート電極
10が配線の一部として存在している。The device structure according to this embodiment will be described together with its manufacturing process. First, as shown in FIG. 1, in the element region partitioned by the field SiO 2 film 2,
A polysilicon gate electrode 10 is formed on one main surface of the P − type silicon substrate 1 through a gate oxide film 5, and N + type source regions 3 and drain regions 4 are formed on both sides of the gate electrode by impurity diffusion. Further, a side wall 11 of an oxide film (SiO 2 ) or a nitride film (Si 3 N 4 ) is formed on the side surface of the gate electrode 10. The field Si
A gate electrode having a sidewall 11 on the O 2 film 2
10 is present as part of the wiring.
【００２５】そして、全面にＣＶＤ（Ｃhemical Ｖapor
Ｄeposition)で形成したＳｉＯ2等の絶縁層７に、コ
ンタクトホール形成用のマスク32（例えばフォトレジス
ト）を所定パターンに設け、これを用いて図２に示すよ
うに、絶縁層７をエッチングして各コンタクトホール3
3、34、35、37、39をそれぞれ形成する。Then, CVD (Chemical Vapor) is formed on the entire surface.
A mask 32 (for example, photoresist) for forming a contact hole is provided in a predetermined pattern on the insulating layer 7 such as SiO 2 formed by the deposition, and the insulating layer 7 is etched using the mask 32 as shown in FIG. Each contact hole 3
3, 34, 35, 37, 39 are formed respectively.
【００２６】次いで、図３に示すように、マスク32を除
去した後、各コンタクトホールを含む全面に導電材料で
あるポリシリコン36を堆積させる。Next, as shown in FIG. 3, after removing the mask 32, polysilicon 36 which is a conductive material is deposited on the entire surface including each contact hole.
【００２７】次いで、図４に示すように、エッチバック
して表面上の導電材料を除去し、コンタクトホール33〜
37、39にのみ導電材料36を充填して（プラグとして）残
し、更に、下部配線材料であるアルミニウム38をスパッ
タリングで、ＳｉＯ2 絶縁層60をＣＶＤで順次積層す
る。Then, as shown in FIG. 4, the conductive material on the surface is removed by etching back, and the contact holes 33.about.
The conductive material 36 is filled only (37 and 39) and left (as a plug), and aluminum 38 which is a lower wiring material is further sputtered, and an SiO 2 insulating layer 60 is sequentially laminated by CVD.
【００２８】次いで、図５に示すように、下部配線を形
成するためにマスク59（例えばフォトレジスト）を所定
パターンに形成した後、これを用いてエッチングし、上
部にＳｉＯ2 層60を有する下部電極38を形成し、かつコ
ンタクトホール35と37にも導電材料36をコンタクトホー
ルプラグとして残す。Next, as shown in FIG. 5, a mask 59 (eg, photoresist) is formed in a predetermined pattern to form a lower wiring, and then etching is performed using this mask to form a lower portion having a SiO 2 layer 60 on the upper portion. The electrode 38 is formed, and the conductive material 36 is left as a contact hole plug also in the contact holes 35 and 37.
【００２９】次いで、図６に示すように、下部配線38と
プラグとしての導電材料36とを分離するＳｉＯ2 等の層
間絶縁膜40を形成した後、図７に示すように、エッチバ
ックによって下部配線38の側方をサイドウォール54で被
覆すると共に、サイドウォール54のないスルーホール50
においてコンタクトホール35及び37内の導電材料36を露
出させる。Next, as shown in FIG. 6, an interlayer insulating film 40 such as SiO 2 for separating the lower wiring 38 and the conductive material 36 as a plug is formed, and then, as shown in FIG. The side wall 54 is covered with the sidewall 54, and the through hole 50 without the sidewall 54 is formed.
At, the conductive material 36 in the contact holes 35 and 37 is exposed.
【００３０】次いで、図８に示すように、上部配線材料
であるアルミニウム42を付着する。この後は、上部配線
材料のパターニングや表面絶縁層の被着工程等を経てデ
バイスを完成する。Next, as shown in FIG. 8, aluminum 42 which is an upper wiring material is deposited. After that, the device is completed through the patterning of the upper wiring material and the step of adhering the surface insulating layer.
【００３１】こうして、ゲート電極10及びソース領域３
に接続された下部配線38と、ドレイン領域４に接続され
た上部配線42とが絶縁層60及び54で絶縁分離された多層
配線構造を作製できるが、このプロセスは次の如き顕著
な特徴を有している。Thus, the gate electrode 10 and the source region 3
It is possible to fabricate a multi-layer wiring structure in which the lower wiring 38 connected to the above and the upper wiring 42 connected to the drain region 4 are insulated and separated by the insulating layers 60 and 54, but this process has the following remarkable features. are doing.
【００３２】（１）下部配線38と上部配線42のための各
接続孔を共通の絶縁層７にコンタクトホール33、34及び
39、35及び37としてそれぞれ形成する際、これらを共通
のマスク32（図２参照）を用いて形成すると共に、下部
配線38のパターニング時に下部配線用の導電材料36をプ
ラグとして残し（図５参照）、更にサイドウォール技術
を用いて形成されたスルーホール50に上部配線42を被着
しているので、各コンタクトホールを１回のマスク及び
パターニング、エッチングで形成でき、上部配線用のス
ルーホールもマスクなしで形成でき、工程数を少なくと
も２工程減少できると同時に、コストダウン、サイクル
タイムの減少も実現することができる。(1) The connection holes for the lower wiring 38 and the upper wiring 42 are provided in the common insulating layer 7 as contact holes 33, 34 and
When forming each of 39, 35 and 37, they are formed using a common mask 32 (see FIG. 2), and the conductive material 36 for the lower wiring is left as a plug when patterning the lower wiring 38 (see FIG. 5). ) Further, since the upper wiring 42 is deposited on the through hole 50 formed by using the sidewall technique, each contact hole can be formed by one-time masking, patterning, and etching, and the through hole for the upper wiring is also formed. It can be formed without a mask, the number of steps can be reduced by at least two steps, and at the same time, cost reduction and cycle time reduction can be realized.
【００３３】（２）各コンタクトホール及びスルーホー
ルを位置ずれなしに高精度に形成できることから、各ホ
ールを可能な限り小さく、しかも狭い間隔で形成できる
ことになり、チップ又は素子サイズの縮小化にも有利で
ある。(2) Since each contact hole and through hole can be formed with high precision without positional displacement, each hole can be formed as small as possible and at a narrow interval, and the chip or element size can be reduced. It is advantageous.
【００３４】（３）上部配線（２層目の配線）とシリコ
ン基板に形成したトランジスタ等とを下部配線（１層目
の配線）を介することなく直接に接続することができる
ので、その分、半導体装置の配線におけるレイアウトル
ールが緩和される。(3) Since the upper wiring (second layer wiring) and the transistor or the like formed on the silicon substrate can be directly connected without passing through the lower wiring (first layer wiring), that much Layout rules for wiring of a semiconductor device are relaxed.
【００３５】（４）上部配線（２層目の配線）と下部配
線（１層目の配線）とをそれら配線よりも下層の配線に
より接続することができるので、従来、配線が形成され
ておらず空き領域となっていたフィールドＳｉＯ2 膜上
や層間絶縁膜上を配線形成領域として利用でき、レイア
ウトルールの緩和、チップ面積の縮小化が図れる。(4) Since the upper wiring (second layer wiring) and the lower wiring (first layer wiring) can be connected to each other by a wiring layer lower than these wirings, conventionally, the wiring has not been formed. The field SiO 2 film or the interlayer insulating film, which has been left as an empty region, can be used as a wiring formation region, and the layout rule can be relaxed and the chip area can be reduced.
【００３６】なお、本実施例では、フィールドＳｉＯ2
膜上の配線を介して上部配線と下部配線とを接続してい
るが、ダイナミック型ＤＲＡＭにおけるビットライン、
ストレージノード、プレート電極等と同じ層に形成した
配線を介して上記上部配線と上記下部配線とを接続して
もよい。In this embodiment, the field SiO 2
Although the upper wiring and the lower wiring are connected via the wiring on the film, the bit line in the dynamic DRAM,
The upper wiring and the lower wiring may be connected via a wiring formed in the same layer as the storage node, the plate electrode and the like.
【００３７】図９及び図10は、本発明をＭＯＳデバイス
に適用した第２の実施例を示すものである。9 and 10 show a second embodiment in which the present invention is applied to a MOS device.
【００３８】この実施例では、上述の第１の実施例に比
べて、コンタクトホールのプラグ材料として配線材料自
体を用いている点が異なっている。This embodiment is different from the above-mentioned first embodiment in that the wiring material itself is used as the plug material of the contact hole.
【００３９】即ち、図９に示すように、上述の第１の実
施例での図３及び図４の工程に対応する工程において、
絶縁層７に形成した各コンタクトホール33〜37にはアル
ミニウム等の下部配線材料38の堆積時にその下部配線材
料自体をプラグとして充填する。That is, as shown in FIG. 9, in the steps corresponding to the steps of FIGS. 3 and 4 in the above-mentioned first embodiment,
Each of the contact holes 33 to 37 formed in the insulating layer 7 is filled with a lower wiring material 38 such as aluminum as a plug when the lower wiring material 38 is deposited.
【００４０】従って、最終的に作製される多層配線構造
において、図10に示すように、下部配線材料38がコンタ
クトホール35及び37に残され、これを通してアルミニウ
ム等の上部配線42が被着され、接続されることになる。Therefore, in the finally produced multilayer wiring structure, as shown in FIG. 10, the lower wiring material 38 is left in the contact holes 35 and 37, and the upper wiring 42 such as aluminum is deposited through the contact holes 35 and 37. Will be connected.
【００４１】このように、下部配線材料自体をプラグ材
として用いるため、上述した第１の実施例に比べて更に
プラグ材の充填に必要な工程数が減るという効果を付加
的に得ることができる。As described above, since the lower wiring material itself is used as the plug material, it is possible to additionally obtain an effect that the number of steps required for filling the plug material is further reduced as compared with the first embodiment described above. .
【００４２】図11〜図16は、本発明をＭＯＳデバイスに
適用した第３の実施例を示すものである。11 to 16 show a third embodiment in which the present invention is applied to a MOS device.
【００４３】本実施例によるデバイス構造をその製造プ
ロセスと共に説明すると、まず、図11に示すように、Ｐ
- 型シリコン基板１の一主面にゲート酸化膜５を介して
ポリシリコンゲート電極10を形成し、このゲート電極の
両側にＮ+ 型ソース領域３及びドレイン領域４を不純物
拡散によってそれぞれ形成し、更にゲート電極10の側面
には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等の
サイドウォール11を形成する。The device structure according to this embodiment will be described together with its manufacturing process. First, as shown in FIG.
- a polysilicon gate electrode 10 is formed via a gate oxide film 5 on the one main surface of -type silicon substrate 1, the N + -type source region 3 and drain region 4 are formed respectively by impurity diffusion in both sides of the gate electrode, Further, sidewalls 11 such as an oxide film (SiO 2 ) or a nitride film (Si 3 N 4 ) are formed on the side surfaces of the gate electrode 10.
【００４４】そして、図12に示すように、全面にＣＶＤ
（Ｃhemical Ｖapor Ｄeposition)で形成したＳｉＯ2
等の絶縁層57上に、アルミニウム等の下部配線38を所定
パターンに形成する。この下部配線は通常のフォトリソ
グラフィによって形成可能である。Then, as shown in FIG. 12, CVD is performed on the entire surface.
SiO 2 formed by (Chemical Vapor Deposition)
A lower wiring 38 made of aluminum or the like is formed in a predetermined pattern on the insulating layer 57 or the like. This lower wiring can be formed by ordinary photolithography.
【００４５】次いで、図13に示すように、全面にＣＶＤ
によってＳｉＯ2 等の絶縁層67を形成する。Then, as shown in FIG. 13, CVD is performed on the entire surface.
An insulating layer 67 such as SiO 2 is formed by.
【００４６】次いで、図14に示すように、コンタクトホ
ール形成用のマスク72を所定パターンに設け、これを用
いて、絶縁層67及び／又は57をエッチングして各コンタ
クトホール73、74、75及びスルーホール76をそれぞれ形
成する。Next, as shown in FIG. 14, a mask 72 for forming contact holes is provided in a predetermined pattern, and using this, the insulating layers 67 and / or 57 are etched to contact holes 73, 74, 75 and Each through hole 76 is formed.
【００４７】次いで、図15に示すように、マスク72を除
去した後、各コンタクトホールを含む全面にアルミニウ
ム等の導電材料86を堆積させ、これをエッチバックして
各ホールにプラグとして充填し、更に全面に上部配線材
料であるアルミニウム42をスパッタリングで堆積させ
る。このとき、上部配線材料42は各プラグ材86によって
基板１上の導電領域や下部配線38に接続される。Next, as shown in FIG. 15, after removing the mask 72, a conductive material 86 such as aluminum is deposited on the entire surface including each contact hole, and this is etched back to fill each hole as a plug. Further, aluminum 42 which is an upper wiring material is deposited on the entire surface by sputtering. At this time, the upper wiring material 42 is connected to the conductive region on the substrate 1 and the lower wiring 38 by each plug material 86.
【００４８】次いで、図16に示すように、上部配線材料
を上部配線42にパターニングする。これによって、ゲー
ト電極10及びソース領域３がプラグ材86及び上部配線を
介して下部配線38に、ドレイン領域４がプラグ材86を介
して上部配線42に接続された多層配線構造を作製でき
る。Next, as shown in FIG. 16, the upper wiring material is patterned into the upper wiring 42. As a result, a multi-layer wiring structure in which the gate electrode 10 and the source region 3 are connected to the lower wiring 38 via the plug material 86 and the upper wiring, and the drain region 4 is connected to the upper wiring 42 via the plug material 86 can be manufactured.
【００４９】この例によれば、上、下の各配線用のコン
タクトホール73〜75を共通の絶縁層67及び57に同時に形
成している（スルーホール76も同時に形成している）の
で、上述した第１の実施例で述べたと同様の効果が得ら
れる。そして、上部配線を介して下部配線に接続すると
いった多様な構造が可能となる。According to this example, the contact holes 73 to 75 for the upper and lower wirings are simultaneously formed in the common insulating layers 67 and 57 (the through hole 76 is also formed at the same time). The same effect as described in the first embodiment can be obtained. Then, various structures such as connecting to the lower wiring through the upper wiring are possible.
【００５０】但し、図15に示したように、コンタクトホ
ール73〜75はかなり深いためにプラグ材86（アルミニウ
ム）を良好に充填するには、リフローＡｌ等の技術を採
用することが有利である。However, as shown in FIG. 15, since the contact holes 73 to 75 are considerably deep, it is advantageous to adopt a technique such as reflow Al in order to satisfactorily fill the plug material 86 (aluminum). .
【００５１】即ち、一般的にアルミニウムを深いコンタ
クトホール又はスルーホールに充填することは難しい
が、リフローＡｌ｛ＥＴＭ（Ｅnhanced Ｔransfer Ｍob
ility)｝によれば、深いコンタクトホール又はスルーホ
ールにアルミニウムを完全に充填することができる。ま
ず、アルミニウムを被着し、アルゴン等の雰囲気中で55
〜65ＭPaの圧力及び 350〜450 ℃の温度の条件下の処理
を行うことにより、アスペクト比（ホールの口径と深さ
の比）が３又はそれ以上である口径 0.5μｍ又はそれ以
下（更には0.25μｍ又はそれ以下）のコンタクトホール
又はスルーホールにアルミニウムを完全に充填すること
ができる。That is, it is generally difficult to fill aluminum into a deep contact hole or a through hole, but reflow Al {ETM (Enhanced Transfer Mob
ility)}, deep contact holes or through holes can be completely filled with aluminum. First, deposit aluminum, and in an atmosphere such as argon, 55
Aperture ratio (ratio of hole diameter to depth) of 3 or more, 0.5μm or less (further 0.25 or less, 0.25) by performing treatment under the condition of pressure of ~ 65MPa and temperature of 350 ~ 450 ℃. The contact holes or through holes (μm or smaller) can be completely filled with aluminum.
【００５２】図17は、本発明をＭＯＳデバイスに適用し
た第４の実施例を示すものである。FIG. 17 shows a fourth embodiment in which the present invention is applied to a MOS device.
【００５３】この実施例によれば、絶縁層７にコンタク
トホール33、34、35を同時に形成し、各コンタクトホー
ルに導電材料36を充填するまでの工程は、上述した第１
の実施例での図１〜図４の工程と同様であってよい。According to this embodiment, the steps up to forming the contact holes 33, 34 and 35 in the insulating layer 7 at the same time and filling the contact holes with the conductive material 36 are the same as those described in the first embodiment.
1 to 4 in the embodiment of FIG.
【００５４】そして、絶縁層７上には、まず、下部配線
38をプラグ材36に接続するように所定パターンに形成
し、更にＣＶＤによって形成した絶縁層67上に上部配線
42を所定パターンに形成する。しかる後、絶縁層67上に
ＣＶＤで形成した絶縁層77及び／又は絶縁層67にスルー
ホール80、81、82をそれぞれ形成し、これらの各スルー
ホールに導電材料96をそれぞれ充填し、絶縁層77上に３
層目の配線83を所定パターンに形成する。On the insulating layer 7, first, the lower wiring is
38 is formed in a predetermined pattern so as to be connected to the plug material 36, and upper wiring is formed on the insulating layer 67 formed by CVD.
42 is formed in a predetermined pattern. After that, through holes 80, 81, 82 are formed in the insulating layer 77 and / or the insulating layer 67 formed by CVD on the insulating layer 67, and the through holes are filled with a conductive material 96, respectively. 3 on 77
The wiring 83 of the layer is formed in a predetermined pattern.
【００５５】こうして、下部配線38又は42と上部配線42
又は83とが絶縁層を介して絶縁分離された多層配線構造
を作製できるが、ここでは、各配線用のコンタクトホー
ル33〜35又はスルーホール80〜82は共通の絶縁層７又は
66及び77にそれぞれ同時に形成することになる。このた
め、２層以上（この例では３層）の配線でも、そのコン
タクトを工程数少なくして高精度に得ることができる。Thus, the lower wiring 38 or 42 and the upper wiring 42
Alternatively, a multi-layer wiring structure in which the wirings are isolated from each other via an insulating layer can be manufactured, but here, the contact holes 33 to 35 or the through holes 80 to 82 for each wiring are the common insulating layer 7 or
66 and 77 will be formed simultaneously. Therefore, even if the wiring has two or more layers (three layers in this example), the contact can be obtained with high accuracy by reducing the number of steps.
【００５６】図18及び図19は、本発明をＭＯＳデバイス
に適用した他の実施例を示すものである。18 and 19 show another embodiment in which the present invention is applied to a MOS device.
【００５７】図８に示した実施例では、ゲート電極10と
ソース領域３とを下部配線38で接続し、下部配線38と上
部配線42とをフィールドＳｉＯ2 膜２上のゲート電極10
で接続する配線構造としているが、図18に示すように、
ゲート電極10用及びソース領域３用の各下部配線38を分
割し、これらをサイドウォール54で互いに分離した配線
構造とすることもできる。また、図16に示した実施例で
も、ゲート電極10とソース領域３とを上部配線42で接続
する配線構造としているが、図19に示すように、それら
を分離した配線構造とすることもできる。In the embodiment shown in FIG. 8, the gate electrode 10 and the source region 3 are connected by the lower wiring 38, and the lower wiring 38 and the upper wiring 42 are connected to the gate electrode 10 on the field SiO 2 film 2.
The wiring structure is to connect with, but as shown in Fig. 18,
It is also possible to divide the lower wiring 38 for the gate electrode 10 and the lower wiring 38 for the source region 3 and form a wiring structure in which these are separated from each other by a sidewall 54. Further, in the embodiment shown in FIG. 16 also, the wiring structure in which the gate electrode 10 and the source region 3 are connected by the upper wiring 42 is used, but as shown in FIG. 19, they may be separated. .
【００５８】なお、上述した実施例においては、シリコ
ン基板における拡散領域３、４及びポリシリコンゲート
電極10にアルミニウム等の金属導電材料を直接に接続す
るように記述しているが、これら拡散領域又はポリシリ
コンゲート電極にアルミニウム等の金属を接続する場合
には、上記拡散領域又はポリシリコン上にチタンナイト
ライド（Ｔｉ／ＴｉＮ）等のバリヤメタル又はチタンシ
リサイド（ＴｉＳｉ2）を被着した後に上記金属を接続
することは当業者には明らかであろう。また、異なる金
属の接続においても上述のようなバリヤメタルを介在さ
せることも当業者には明らかであろう。In the above-mentioned embodiment, it is described that the metal conductive material such as aluminum is directly connected to the diffusion regions 3 and 4 and the polysilicon gate electrode 10 in the silicon substrate. When a metal such as aluminum is connected to the polysilicon gate electrode, a barrier metal such as titanium nitride (Ti / TiN) or titanium silicide (TiSi 2 ) is deposited on the diffusion region or polysilicon and then the metal is deposited. Connecting will be apparent to those skilled in the art. It will also be apparent to those skilled in the art that the barrier metal as described above may be interposed even when connecting different metals.
【００５９】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。Although the embodiments of the present invention have been described above, the above embodiments can be further modified based on the technical idea of the present invention.
【００６０】例えば、上述した工程の順序や組み合わせ
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。上、下の各配線のための
接続孔（コンタクトホール又はスルーホール）を共通の
マスクで形成する限り、種々の構造及びレイアウトの多
層配線を作製できる。For example, the order and combination of the above-mentioned steps may be variously changed, and the materials and patterns to be used can be changed. As long as connection holes (contact holes or through holes) for upper and lower wirings are formed with a common mask, multilayer wirings with various structures and layouts can be manufactured.
【００６１】また、上述した実施例においては、各配線
の材料をアルミニウムを例に説明したが、これらの配線
の材料は導電性のものであればよく、ポリシリコン、Ａ
ｌ、Ｔｉ、Ｗ等から任意に選択されたものでよい。更に
は、上述した絶縁層も酸化膜（ＳｉＯ2 ）に限定される
ものではなく、例えば窒化膜等であってもよい。In the above-described embodiments, aluminum was used as an example of the material of each wiring, but the material of these wirings may be conductive, such as polysilicon and A.
It may be arbitrarily selected from l, Ti, W and the like. Further, the insulating layer described above is not limited to the oxide film (SiO 2 ) and may be, for example, a nitride film or the like.
【００６２】上、下の各配線のための接続孔は、共通の
マスクを用いて形成することが望ましいが、共通の絶縁
層に形成する限りでは、接続孔の形成に順序をつけても
よい。また、上、下の配線間の接続を行うときは、図８
に示したようにゲート電極を通して行う他、シリコン基
板１を通して各配線の間の接続を行ってもよいし、それ
以外の導電層を介して行ってもよい。The connection holes for the upper and lower wirings are preferably formed using a common mask, but the connection holes may be formed in any order as long as they are formed in the common insulating layer. . In addition, when connecting the upper and lower wiring,
In addition to the gate electrode, the wirings may be connected through the silicon substrate 1, or may be connected through other conductive layers.
【００６３】なお、上述の半導体領域の導電型を変えた
り、或いは本発明を上述したＭＯＳデバイス以外の素子
構造を有するＩＣやＬＳＩ、半導体メモリその他のデバ
イスにも適用することもできる。The conductivity type of the semiconductor region described above may be changed, or the present invention may be applied to ICs, LSIs, semiconductor memories and other devices having an element structure other than the MOS device described above.
【００６４】[0064]
【発明の作用効果】本発明は上述した如く、第１及び第
２の導電領域がそれぞれ、これらの導電領域上に設けら
れた絶縁層に各接続孔を介して下部配線及び上部配線に
接続されている構造を有し、前記第１及び第２の導電領
域上の前記各接続孔が共通の絶縁層から開口されている
ので、各接続孔を工程数少なくして形成することがで
き、コストダウンやサイクルタイムを低減できると共
に、各接続孔を位置ずれが少なく、可能な限り小さくで
きる点でもサイズの縮小化にも有利である。As described above, according to the present invention, the first and second conductive regions are respectively connected to the lower wiring and the upper wiring through the connection holes in the insulating layer provided on these conductive regions. Since each connection hole on the first and second conductive regions is opened from the common insulating layer, each connection hole can be formed by reducing the number of steps, which leads to cost reduction. It is also advantageous in reducing the size in that the connection time can be reduced, the position deviation of each connection hole can be reduced, and the connection hole can be made as small as possible.
【図１】本発明の実施例によるＭＯＳデバイスの製造方
法の一工程段階の拡大断面図である。FIG. 1 is an enlarged cross-sectional view of a process step of a method for manufacturing a MOS device according to an embodiment of the present invention.
【図２】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 2 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図３】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 3 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図４】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 4 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図５】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 5 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図６】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 6 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図７】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 7 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図８】同製造方法の更に他の一工程段階の拡大断面図
である。FIG. 8 is an enlarged sectional view of still another process step of the manufacturing method.
【図９】本発明の他の実施例によるＭＯＳデバイスの製
造方法の一工程段階の拡大断面図である。FIG. 9 is an enlarged cross-sectional view of a step of a method for manufacturing a MOS device according to another embodiment of the present invention.
【図10】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 10 is an enlarged cross-sectional view of another process step of the manufacturing method.
【図11】本発明の他の実施例によるＭＯＳデバイスの製
造方法の一工程段階の拡大断面図である。FIG. 11 is an enlarged cross-sectional view of a process step of a method for manufacturing a MOS device according to another embodiment of the present invention.
【図12】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 12 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図13】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 13 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図14】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 14 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図15】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 15 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図16】同製造方法の更に他の一工程段階の拡大断面図
である。FIG. 16 is an enlarged cross-sectional view of still another process step of the manufacturing method.
【図17】本発明の他の実施例によるＭＯＳデバイスの拡
大断面図である。FIG. 17 is an enlarged cross-sectional view of a MOS device according to another embodiment of the present invention.
【図18】本発明の他の実施例によるＭＯＳデバイスの拡
大断面図である。FIG. 18 is an enlarged cross-sectional view of a MOS device according to another embodiment of the present invention.
【図19】本発明の更に他の実施例によるＭＯＳデバイス
の拡大断面図である。FIG. 19 is an enlarged cross-sectional view of a MOS device according to still another embodiment of the present invention.
【図20】従来例によるＭＯＳデバイスの製造方法の一工
程段階の拡大断面図である。FIG. 20 is an enlarged cross-sectional view of one step of a method for manufacturing a MOS device according to a conventional example.
【図21】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 21 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図22】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 22 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図23】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 23 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図24】同製造方法の他の一工程段階の拡大断面図であ
る。FIG. 24 is an enlarged cross-sectional view of another process step of the same manufacturing method.
【図25】同製造方法の更に他の一工程段階の拡大断面図
である。FIG. 25 is an enlarged cross-sectional view of still another process step of the manufacturing method.
１・・・シリコン基板 ３・・・Ｎ+ 型ドレイン領域 ４・・・Ｎ+ 型ソース領域 ７、40、57、60、67・・・絶縁層 10・・・ゲート電極 11、54・・・サイドウォール 32、59、72・・・マスク 33、34、35、36、37、39、73、74、75・・・コンタクト
ホール 36、86・・・導電材料 38・・・下部配線 42・・・上部配線 50、76・・・スルーホール1 ... Silicon substrate 3 ... N + type drain region 4 ... N + type source region 7, 40, 57, 60, 67 ... Insulating layer 10 ... Gate electrode 11, 54 ... Side walls 32, 59, 72 ... Masks 33, 34, 35, 36, 37, 39, 73, 74, 75 ... Contact holes 36, 86 ... Conductive material 38 ... Lower wiring 42 ...・ Upper wiring 50, 76 ... through hole
Claims (8)
れらの導電領域上に設けられた絶縁層に各接続孔を介し
て下部配線及び上部配線に接続されている構造を有し、
前記第１及び第２の導電領域上の前記各接続孔が共通の
絶縁層から開口される半導体装置。1. A structure in which a first conductive region and a second conductive region are respectively connected to a lower wiring and an upper wiring through respective connecting holes in an insulating layer provided on these conductive regions,
A semiconductor device in which each of the connection holes on the first and second conductive regions is opened from a common insulating layer.
に下部配線材料がそれぞれ充填されている、請求項１に
記載した半導体装置。2. The semiconductor device according to claim 1, wherein a lower wiring material is filled in each of the connection holes on the first and second conductive regions.
１又は第２の導電領域を介して電気的に接続されてい
る、請求項１又は２に記載した半導体装置。3. The semiconductor device according to claim 1, wherein the upper wiring and the lower wiring are electrically connected via the first or second conductive region.
の上方に第１の絶縁層を介して形成された第２の導電領
域と、前記第２の導電領域の上方に第２の絶縁層を介し
て形成された第３及び第４の導電領域と、前記第２及び
第１の絶縁層を介して前記第１の導電領域に達する第１
の接続孔と、前記第２の絶縁層を介して前記第２の導電
領域に達する第２の接続孔とを含み、前記第１の導電領
域と前記第３の導電領域とが前記第１の接続孔を介して
接続されており、前記第２の導電領域と前記第４の導電
領域とが前記第２の接続孔を介して接続されている半導
体装置。4. A first conductive region, a second conductive region formed above the first conductive region via a first insulating layer, and a second conductive region formed above the second conductive region. Third and fourth conductive regions formed through the first insulating layer and first insulating regions that reach the first conductive region through the second and first insulating layers.
Connection hole and a second connection hole reaching the second conductive region via the second insulating layer, and the first conductive region and the third conductive region have the first conductive region and the second conductive region. A semiconductor device, which is connected through a connection hole, wherein the second conductive region and the fourth conductive region are connected through the second connection hole.
面に形成された導電領域であり、前記第２、第３及び第
４の導電領域が配線層である、請求項４に記載した半導
体装置。5. The method according to claim 4, wherein the first conductive region is a conductive region formed on one main surface of the semiconductor substrate, and the second, third and fourth conductive regions are wiring layers. Semiconductor device.
絶縁層を形成する工程と、前記第１の絶縁層を介して前
記第１及び第２の導電領域にそれぞれ達する第１及び第
２の接続孔を形成する工程と、前記第１の絶縁層上に第
１の導電材料を堆積することにより前記第１の導電材料
が充填された第１の接続孔を介して前記第１の導電領域
に接続される第２の導電材料でなる第１の配線と前記第
１の導電材料が充填された第２の接続孔とを形成する工
程と、前記第１の配線の上方に第２の絶縁層を形成する
工程と、前記第１の導電材料が充填された第２の接続孔
を介して前記第２の導電領域に電気的に接続される第３
の導電材料でなる第２の配線を前記第２の絶縁層上に形
成する工程とを有する、半導体装置の製造方法。6. A step of forming a first insulating layer above the first and second conductive regions, and a first step of reaching the first and second conductive regions through the first insulating layer, respectively. And forming a second connection hole, and depositing the first conductive material on the first insulating layer to form the first connection material through the first connection hole filled with the first conductive material. Forming a first wiring made of a second conductive material and a second connection hole filled with the first conductive material, which is connected to the first conductive region; A step of forming a second insulating layer and a third step of electrically connecting to the second conductive region via a second connection hole filled with the first conductive material.
Forming a second wiring made of a conductive material on the second insulating layer.
形成する工程と、前記第１の絶縁層上に第２の導電領域
を形成する工程と、前記第２の導電領域の上方に第２の
絶縁層を形成する工程と、前記第２及び第１の絶縁層を
介して前記第１の導電領域に達する第１の接続孔と前記
第２の絶縁層を介して前記第２の導電領域に達する第２
の接続孔とを形成する工程と、前記第１及び第２の接続
孔を導電材料により充填すると共に前記第１及び第２の
接続孔にそれぞれ接続される第３及び第４の導電領域を
形成する工程とを有する、半導体装置の製造方法。7. A step of forming a first insulating layer above the first conductive area, a step of forming a second conductive area on the first insulating layer, and a step of forming the second conductive area. A step of forming a second insulating layer above, a first connecting hole reaching the first conductive region through the second and first insulating layers, and the first connecting hole through the second insulating layer Second reaching the second conductive area
And connecting the first and second connection holes with a conductive material and forming third and fourth conductive regions connected to the first and second connection holes, respectively. A method of manufacturing a semiconductor device, comprising:
３の絶縁層を形成する工程と、前記第３及び第２の絶縁
層を介して前記第２の導電領域に達する第３の接続孔を
形成する工程と、前記第３の接続孔を導電材料により充
填すると共に前記第３の接続孔を介して前記第２の導電
領域に接続される第５の導電領域を形成する工程とを有
する、請求項７に記載した半導体装置の製造方法。8. A step of forming a third insulating layer above the third and fourth conductive regions, and a third step of reaching the second conductive region through the third and second insulating layers. And a step of filling the third connection hole with a conductive material and forming a fifth conductive region connected to the second conductive region through the third connection hole. The method for manufacturing a semiconductor device according to claim 7, further comprising:
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|---|---|---|---|---|
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| JP3123092B2 (en) * | 1991-03-06 | 2001-01-09 | 日本電気株式会社 | Method for manufacturing semiconductor device |
| JPH05343401A (en) * | 1992-06-12 | 1993-12-24 | Fujitsu Ltd | Semiconductor device |
| JPH06163711A (en) * | 1992-11-20 | 1994-06-10 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578117B1 (en) * | 1998-12-21 | 2006-09-27 | 삼성전자주식회사 | Method for forming interconnection of semiconductor device |
| KR20170126682A (en) * | 2016-05-10 | 2017-11-20 | 한국과학기술원 | Strain Sensors and Mothod for Fabricating the Same |
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