JPH05243519A - Semiconductor memory device - Google Patents

Semiconductor memory device

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JPH05243519A
JPH05243519A JP4042701A JP4270192A JPH05243519A JP H05243519 A JPH05243519 A JP H05243519A JP 4042701 A JP4042701 A JP 4042701A JP 4270192 A JP4270192 A JP 4270192A JP H05243519 A JPH05243519 A JP H05243519A
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JP
Japan
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film
capacitor
electrode
stacked capacitor
memory device
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JP4042701A
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Japanese (ja)
Inventor
Takashi Arima
▲高▼志 有馬
Original Assignee
Nec Corp
日本電気株式会社
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Abstract

PURPOSE: To increase a capacity value of a stacked capacitor and, besides, to stabilize and improve a yield by preventing mutual short circuit of lower electrodes of adjacent stacked capacitors.
CONSTITUTION: A first stacked capacitor composed of a first lower electrode 6, a first dielectric film 17 and a first upper electrode 9 and a second stacked capacitor composed of a second lower electrode 8, a second dielectric film 18 and a second upper electrode 10 are made to overlap each other on a field oxide film 2 through an interlayer insulation film 7.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体メモリ装置に係わり、特にスタックドキャパシタを有する半導体メモリ装置に関する。 The present invention relates relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a stacked capacitor.

【0002】 [0002]

【従来の技術】キャパシタはダイナミックRAMを有する半導体メモリ装置に不可欠であり、回路の要請によりある程度以上の容量値を必要とする。 BACKGROUND ART capacitor is essential to the semiconductor memory device having a dynamic RAM, and requires a certain amount or more capacitance values ​​at the request of the circuit. キャパシタのMO The capacitor of the MO
S容量は容量絶縁膜(誘電体膜)を一定とすると、電極となる部分の面積に比例する。 When S capacitance is constant capacitor insulating film (dielectric film), proportional to the area of ​​the portion serving as an electrode. そのため、ある容量値を確保するためには、一定以上の面積を持つ電極を形成しなければならない。 Therefore, in order to ensure a certain capacitance value must form an electrode having a certain or more areas. また近年の半導体装置の高集積化に伴う微細化によるセルサイズの縮小により、セル面積の大部分を占めるキャパシタ部の工夫がなされてきた。 Also the reduction of cell size due to miniaturization due to higher integration of semiconductor devices in recent years, ideas of the capacitor portion occupying most of the cell area have been made. そして従来のプレーナ型キャパシタから始まり、近年、基板に溝を掘りその内にキャパシタを形成して電極面積を増やすトレンチキャパシタが出現した。 Then begins conventional planar capacitor, recently, the trench capacitor to increase the electrode area by forming a capacitor on them digging a trench in the substrate appeared. しかし、トレンチキャパシタは半導体基板に溝を掘るため半導体基板表面に結晶欠陥を発生させるという問題がある。 However, the trench capacitor has a problem to generate crystal defects on the surface of the semiconductor substrate to dig a trench in the semiconductor substrate. そのため最近ではワード線となるゲート配線上に層間絶縁膜を介してキャパシタの電極を構成する多結晶シリコン膜を堆積しトランスファーゲートの上部を利用し、これにより電極の必要面積を確保するスタックドキャパシタ構造が一般的となっている。 Stacked capacitor thereof for utilizing the upper portion of the transfer gate is deposited a polycrystalline silicon film constituting an electrode of the capacitor through an interlayer insulating film on the gate wiring comprising a word line recently, thereby to secure the necessary area of ​​the electrode structure has become common.

【0003】図7に従来のスタックドキャパシタ構造を有する半導体メモリ装置を示す。 [0003] A semiconductor memory device having a conventional stacked capacitor structure in FIG. P型半導体基板1にフィールド酸化膜2を間にして左右にそれぞれのメモリセルのトランスファーゲートトランジスタが形成されており、それぞれのトランジスタに結合したスタックドキャパシタはトランジスタとフィールド酸化膜上に延在している。 The transfer gate transistor of each memory cell in the P-type semiconductor substrate 1 to the right and left by the field oxide film 2 between are the forms, stacked capacitor coupled to each of the transistor extends over the transistor and the field oxide film ing. トランジスタはソース、ドレインとなる一対のN Transistor source, drain and made a pair of N
+型拡散層4およびゲート電極配線4を有し、キャパシタは、多結晶シリコン膜から形成されかつ一方のN +型拡散層4と容量コンタクト部24で接続する下部電極2 + Has a -type diffusion layer 4 and the gate electrode wiring 4, the capacitor includes a lower electrode 2 connected is formed from a polycrystalline silicon film and on one of the N + -type diffusion layer 4 and the capacitive contact section 24
6と、その上の誘電体膜27と、その上の多結晶シリコン膜から形成され各メモリセルに共通の電極である上部電極とからMOS容量を構成している。 6, a dielectric film 27 thereon constitute a MOS capacitor and an upper electrode is a common electrode for the memory cell is formed of a polycrystalline silicon film thereon. また、第1絶縁酸化膜5がゲート電極配線4を被覆し、第2絶縁酸化膜7がスタックドキャパシタを被覆し、その上をBPSG The first insulating oxide film 5 covers the gate electrode wiring 4, a second insulating oxide film 7 covers the stacked capacitor, BPSG thereon
膜12で被覆してそこにディジット線が他方のN +型拡散層4と接続するためのコンタクト孔15が形成されている。 There digit line is coated with film 12 is a contact hole 15 for connecting to the other of the N + diffusion layer 4 is formed.

【0004】 [0004]

【発明が解決しようとする課題】この様な従来技術の半導体メモリ装置では、微細化に伴うメモリセルサイズの縮小により、隣接セルとの間隔が狭くなり必要な面積を得ることが困難となってきている。 BRIEF Problem to be Solved] In the semiconductor memory device of such a prior art, the reduction in memory cell size due to miniaturization, becoming difficult to obtain the area required spacing is narrowed between adjacent cells ing. 電極の表面積を増加させる方法は、従来のスタックドキャパシタ構造では、 Method of increasing the surface area of ​​the electrodes, in the conventional stacked capacitor structure,
下部電極の膜厚を厚くして側壁面積を増加させるのみである。 Only to increase the sidewall area by increasing the thickness of the lower electrode. しかしこの方法では、隣接するメモリセルの下部電極間に深い溝が生じてしまう問題があった。 However, this method has a problem that a deep groove between the bottom electrodes of adjacent memory cells occurs. また極力平面的な面積の増加により電極の面積を増やそうとするため、隣接する下部電極間でのショートにより歩留りを低下させるという問題もあった。 Also to try to increase the area of ​​the electrode due to an increase in the utmost planar area, there is also a problem of reducing the yield by shorting between adjacent lower electrodes.

【0005】 [0005]

【課題を解決するための手段】本発明の特徴は、半導体基板に形成された第1および第2のトランスファーゲートトラジスタと、前記第1および第2のトランスファーゲートトラジスタの間に形成されたフィールド絶縁膜と、前記第1のトランスファーゲートトラジスタに結合し前記フィールド絶縁膜上に延在する第1のスタックドキャパシタと、前記第2のトランスファーゲートトラジスタに結合し、前記フィールド絶縁膜上で前記第1のスタックドキャパシタと層間絶縁膜を介して重畳して延在する第2のスタックドキャパシタとを有する半導体メモリ装置にある。 Feature of the present invention SUMMARY OF THE INVENTION includes first and second transfer gate Toraji Star formed on a semiconductor substrate, formed between the first and second transfer gate Toraji Star a field insulating film, a first stacked capacitor extending over said field insulation layer bonded to said first transfer gate Toraji static, coupled to said second transfer gate Toraji static, the field insulating film in in a semiconductor memory device and a second stacked capacitor extending superimposed over said first stacked capacitor and the interlayer insulating film.

【0006】 [0006]

【実施例】以下図面を参照して本発明を説明する。 EXAMPLES Referring to the drawings illustrating the present invention. 図1 Figure 1
は本発明の一実施例を示す断面図である。 Is a sectional view showing an embodiment of the present invention. P型半導体基板1にフィールド酸化膜2を間にして左右にそれぞれのメモリセルのトランスファーゲートトランジスタが形成されている。 The P-type semiconductor substrate 1 and between the field oxide film 2 transfer gate transistor of each memory cell to the left and right are formed. 各トランジスタはソース、ドレインとなる一対のN +型拡散層4およびソースとドレイン間のチャンネル領域上にゲート絶縁膜を介して形成された第1層目の多結晶シリコン層から成るゲート電極配線4を有している。 Each transistor has a source, a drain and comprising a pair of N + -type diffusion layer 4 and the source and the first layer of the gate electrode wiring formed of the polycrystalline silicon layer formed via a gate insulating film on the channel region between the drain 4 have. またフィールド酸化膜2上には他のメモリセルのゲート電極配線(ワード線)4が2本延在しており、 Also on the field oxide film 2 and the gate electrode wiring of another memory cell (word line) 4 extends two,
これらのゲート電極配線は層間絶縁膜である第1絶縁酸化膜5で被覆されている。 The gate electrode wiring is covered with the first insulating oxide film 5 which is an interlayer insulating film. 左側のトランジスタの一方のN +型拡散層4には第2層目の多結晶シリコン層から成る第1下部電極6が第1容量コンタクト部14を通して接続され、この第1下部電極6はフィールド酸化膜上から左側のトランジスタのゲート電極配線上にかけて第1 To one of the N + -type diffusion layer 4 on the left side of the transistor first lower electrode 6 made of a second layer polycrystal silicon layer is connected through the first capacitor contact portion 14, the first lower electrode 6 is field oxide the from the film toward the gate electrode wiring on the left side of the transistor 1
絶縁酸化膜5の表面に披着形成されている。 Are 披着 formed on the surface of the insulating oxide film 5. そして第1 Then, the first
下部電極6上に第1誘電体膜17が披着形成されその上に第3層目の多結晶シリコン層から成る第1上部電極9 The first upper electrode and the first dielectric film 17 on the lower electrode 6 is made of a third layer of polycrystalline silicon layer thereon formed 披着 9
を披着形成されており、第1下部電極6、第1誘電体膜17および第1上部電極9で第1のスタックドキャパシタのMOS容量を構成している。 The are 披着 formed, the first lower electrode 6, and the first dielectric film 17 and the first upper electrode 9 constitute a MOS capacitor of the first stacked capacitor. 第1のスタックドキャパシタは層間絶縁膜である第2絶縁酸化膜7で被覆されている。 First stacked capacitor is covered with the second insulating oxide film 7 which is an interlayer insulating film. 一方、右側のトランジスタの一方のN +型拡散層4には第4層目の多結晶シリコン層から成る第2下部電極8が第2容量コンタクト部13を通して接続され、 On the other hand, the second lower electrode 8 made of the fourth layer polycrystal silicon layer is connected through the second capacitor contact portion 13 on one of the N + -type diffusion layer 4 on the right side of the transistor,
この第2下部電極8は第2絶縁酸化膜7を介してフィールド酸化膜上で第1のスタックドキャパシタの第1上部電極9と重畳してそこから右側のトランジスタのゲート電極配線上にかけて第2絶縁酸化膜7の表面に披着形成されている。 Toward the second lower electrode 8 on the gate electrode wiring of the first from which overlaps with the upper electrode 9 right transistor of the first stacked capacitor on the field oxide film through a second insulating oxide film 7 second are 披着 formed on the surface of the insulating oxide film 7. そして第2下部電極8上に第2誘電体膜1 The second dielectric film on the second lower electrode 8 1
8が披着形成されその上に第5層目の多結晶シリコン層から成る第2上部電極10を披着形成されており、第2 8 are 披着 form the second upper electrode 10 made of the fifth layer polycrystal silicon layer thereon formed 披着, second
下部電極8、第2誘電体膜18および第2上部電極10 The lower electrode 8, the second dielectric film 18 and the second upper electrode 10
で第2のスタックドキャパシタのMOS容量を構成している。 In constituting the MOS capacitance of the second stacked capacitor. また第2上部電極10は第2絶縁酸化膜7に形成された上部電極接続用コンタクト孔16を通して第1上部電極9に接続されて各メモリセル共通の上部電極を構成している。 The second upper electrode 10 constitute a connected memory cells common to the upper electrode in the first upper electrode 9 through the second insulating oxide layer 7 the upper electrode connecting contact hole 16 formed in the. そしてその上を層間絶縁膜であるCVD酸化膜11およびBPSG膜12で被覆してそこにディジット線が他方のN +型拡散層4と接続するためのコンタクト孔15が形成されている。 The contact hole 15 for connecting thereto the digit line by coating thereon a CVD oxide film 11 and the BPSG film 12 as an interlayer insulating film and the other N + -type diffusion layer 4 is formed.

【0007】次に図1の構造を得るための方法の一例を図2乃至図6の断面図を用いて工程順に説明する。 [0007] Next will be described in the order of steps with reference to cross-sectional views of FIGS. 2-6 an example of a method for obtaining the structure of Figure 1.

【0008】フィールド酸化膜2、N +型拡散層3を形成したP型半導体基板1上にゲート酸化膜を介して第1 [0008] Field oxide film 2, N + -type diffusion layer 3 through the gate oxide film on the P-type semiconductor substrate 1 formed with the first
層目の多結晶シリコン層によりゲート電極配線4を形成し、さらに層間絶縁膜となる第1絶縁酸化膜5をCVD Forming a gate electrode wiring 4 a layer polycrystal silicon layer, CVD a first insulating oxide film 5 serving as a further interlayer insulating film
法(Chemical Vapour Deposit Law (Chemical Vapour Deposit
ion)法により膜厚200nm(ナノメータ)に堆積し、ホトリソグラフィー技術とドライエッチング技術により第1容量コンタクト孔14を形成する(図2)。 Deposited in a thickness of 200 nm (nanometers) by ion) method to form a first capacitor contact hole 14 by photolithography and dry etching techniques (FIG. 2). 次に、全面に第2層目の多結晶シリコン層を200nmの膜厚に堆積し、リンの熱拡散を行ない抵抗値を低くした後、ホトリソグラフィー技術とドライエッチング技術で第1下部電極6をパターニング形成する(図3)。 Next, a second layer polycrystal silicon layer is deposited to a thickness of 200nm on the entire surface, after lowering the resistance value subjected to thermal diffusion of phosphorus, the first lower electrode 6 by photolithography and dry etching techniques formed by patterning (FIG. 3). 次に、シリコン窒化膜もしくはシリコン窒化膜とシリコン酸化膜との複合膜を全面に10nmの膜厚成長させ、その上に第3層目の多結晶シリコン層を100nmの膜厚に堆積し、リンの熱拡散を行ない抵抗値を低くした後、 Next, a composite film of a silicon nitride film or a silicon nitride film and a silicon oxide film is 10nm thickness growth of the entire surface, depositing a third layer of polycrystalline silicon layer to a thickness of 100nm thereon, phosphorus after the low subjected to the thermal diffusion resistance,
ホトリソグラフィー技術とドライエッチング技術により、シリコン窒化膜もしくはシリコン窒化膜とシリコン酸化膜との複合膜からキャパシタの容量絶縁膜である第1誘電体膜17をパターニング形成し、第3層目の多結晶シリコン層から第1上部電極9をパターニング形成して第1のスタックドキャパシタを構成する(図4)。 By photolithography and dry etching techniques, the first dielectric film 17 is a capacitor insulating film of the capacitor from a composite film of a silicon nitride film or a silicon nitride film and a silicon oxide film is formed by patterning the third layer polycrystal a silicon layer of the first upper electrode 9 is formed by patterning to form a first stacked capacitor (Fig. 4). 次に、第2のスタックドキャパシタとの間の層間絶縁膜となる第2絶縁酸化膜7をCVD法により膜厚200nm Then, the film thickness 200nm the second insulating oxide film 7 serving as an interlayer insulating film between the second stacked capacitor by CVD
(ナノメータ)に堆積し、第1および第2絶縁酸化膜5,7に第2容量コンタクト孔13を形成する(図5)。 Deposited (nanometers), a second capacitor contact hole 13 to the first and second insulating oxide films 5 and 7 (FIG. 5). 次に、第2絶縁酸化膜7に上部電極接続用コンタクト孔16を形成した後、全面に第4層目の多結晶シリコン層を200nmの膜厚に堆積し、リンの熱拡散を行ない抵抗値を低くした後、ホトリソグラフィー技術とドライエッチング技術で第2下部電極8をパターニング形成する。 Next, after forming an upper electrode connecting the contact holes 16 in the second insulating oxide layer 7, a fourth layer of polycrystalline silicon layer is deposited to a thickness of 200nm on the entire surface, the resistance value performs thermal diffusion of phosphorus after low, the patterning form the second lower electrode 8 by photolithography and dry etching techniques. その後、シリコン窒化膜もしくはシリコン窒化膜とシリコン酸化膜との複合膜を全面に10nmの膜厚成長させ、その上に第5層目の多結晶シリコン層を10 Thereafter, a composite film of a silicon nitride film or a silicon nitride film and a silicon oxide film is 10nm thickness growth of the entire surface, on which the fifth layer polycrystal silicon layer 10
0nmの膜厚に堆積し、リンの熱拡散を行ない抵抗値を低くした後、ホトリソグラフィー技術とドライエッチング技術により、シリコン窒化膜もしくはシリコン窒化膜とシリコン酸化膜との複合膜からキャパシタの容量絶縁膜である第2誘電体膜18をパターニング形成し、第5 Deposited to a thickness of 0 nm, after lowering the resistance value subjected to thermal diffusion of phosphorus, by photolithography and dry etching techniques, the capacitive insulating the capacitor from a composite film of a silicon nitride film or a silicon nitride film and a silicon oxide film the second dielectric film 18 is a film formed by patterning, fifth
層目の多結晶シリコン層から第2上部電極10をパターニング形成して第2のスタックドキャパシタを構成する(図6)。 Constituting the second stacked capacitor from the layer polycrystal silicon layer and the second upper electrode 10 is formed by patterning (FIG. 6). 次に、層間絶縁膜であるCVD酸化膜11およびBPSG膜12を堆積し熱処理(リフロー)した後に、そこにディジット線が他方のN +型拡散層4と接続するためのコンタクト孔15を形成して図1に示す半導体メモリ装置となる。 Then, after depositing a CVD oxide film 11 and the BPSG film 12 is an interlayer insulating film is heat-treated (reflow), there digit lines to form a contact hole 15 for connecting to the other of the N + diffusion layer 4 the semiconductor memory device shown in FIG. 1 Te.

【0009】 [0009]

【発明の効果】以上説明した様に本発明は、隣接したメモリセルのスタックドキャパシタがフィールド絶縁膜上で層間絶縁膜を介して重畳しているため、同じセルサイズで同じ電極膜厚の場合、従来技術に比べて電極面積が約1.4倍程度増加する事が可能であり、結果として大きな容量値を確保することが出来るという効果を有する。 The present invention as described above, according to the present invention, since the stacked capacitor of the adjacent memory cells are superimposed via an interlayer insulating film on the field insulating film, if the same electrode thickness in the same cell size the electrode area as compared with the prior art is possible to increase by about 1.4 times, an effect that it is possible to secure a large capacitance value as a result. また、隣接したメモリセルのスタックドキャパシタがフィールド絶縁膜上で層間絶縁膜を介して重畳しているため、隣接スタックドキャパシタの下部電極どうしがショートする危険性が無くなり歩留りが安定するという効果も有する。 Moreover, since the stacked capacitor of the adjacent memory cells are superimposed via an interlayer insulating film on the field insulating film, the yield there is no danger of the lower electrode each other of the adjacent stacked capacitor is short-circuited is an effect that stable a.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施例の半導体メモリ装置を示す断面図。 Sectional view showing a semiconductor memory device of an embodiment of the present invention; FIG.

【図2】図1の半導体メモリ装置を製造する工程を示す断面図。 2 is a cross-sectional view illustrating a process of manufacturing the semiconductor memory device of FIG.

【図3】図1の半導体メモリ装置を製造する工程を示す断面図。 3 is a cross-sectional view showing a step of manufacturing the semiconductor memory device of FIG.

【図4】図1の半導体メモリ装置を製造する工程を示す断面図。 4 is a cross-sectional view showing a step of manufacturing the semiconductor memory device of FIG.

【図5】図1の半導体メモリ装置を製造する工程を示す断面図。 5 is a sectional view showing a step of manufacturing the semiconductor memory device of FIG.

【図6】図1の半導体メモリ装置を製造する工程を示す断面図。 6 is a sectional view showing a step of manufacturing the semiconductor memory device of FIG.

【図7】従来技術の半導体メモリ装置を製造する工程を示す断面図。 7 is a cross-sectional view showing a step of manufacturing the semiconductor memory device of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 2 フィールド酸化膜 3 N +型拡散層 4 ゲート電極配線 5 第1絶縁酸化膜 6 第1下部電極 7 第2絶縁酸化膜 8 第2下部電極 9 第1上部電極 10 第2上部電極 11 CVD酸化膜 12 BPSG膜 13 第2容量コンタクト孔 14 第1容量コンタクト孔 15 ディジット線を接続するコンタクト孔 16 上部電極接続用コンタクト孔 17 第1誘電体膜 18 第2誘電体膜 24 容量コンタクト孔 26 下部電極 27 誘電体膜 29 上部電極 1 semiconductor substrate 2 field oxide film 3 N + -type diffusion layer 4 gate electrode interconnection 5 first insulating oxide film 6 first lower electrode 7 second insulating oxide layer 8 and the second lower electrode 9 first upper electrode 10 and the second upper electrode 11 CVD oxide film 12 BPSG film 13 second capacitor contact hole 14 first capacitor contact hole 15 contact hole 16 upper electrode connecting contact hole 17 for connecting the digit line first dielectric layer 18 second dielectric layer 24 a capacitor contact hole 26 lower electrode 27 dielectric layer 29 upper electrode

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板に形成された第1および第2 1. A first and second formed on a semiconductor substrate
    のトランスファーゲートトラジスタと、前記第1および第2のトランスファーゲートトラジスタの間に形成されたフィールド絶縁膜と、前記第1のトランスファーゲートトラジスタに結合し前記フィールド絶縁膜上に延在する第1のスタックドキャパシタと、前記第2のトランスファーゲートトラジスタに結合し、前記フィールド絶縁膜上で前記第1のスタックドキャパシタと層間絶縁膜を介して重畳して延在する第2のスタックドキャパシタとを有することを特徴とする半導体メモリ装置。 A transfer gate Toraji Star of the extending first and a field insulating film formed between the second transfer gate Toraji static, coupled to said first transfer gate Toraji Star said field insulating film a first stacked capacitor, the second attached to the transfer gate Toraji Star, second stacked extending superimposed over said first stacked capacitor and the interlayer insulating film on said field insulating film the semiconductor memory device characterized by having a capacitor.
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