JPH08214447A - 過電圧制限回路及びａ／ｄコンバータ用入力過電圧制限回路 - Google Patents
過電圧制限回路及びａ／ｄコンバータ用入力過電圧制限回路Info
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- JPH08214447A JPH08214447A JP7039321A JP3932195A JPH08214447A JP H08214447 A JPH08214447 A JP H08214447A JP 7039321 A JP7039321 A JP 7039321A JP 3932195 A JP3932195 A JP 3932195A JP H08214447 A JPH08214447 A JP H08214447A
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Abstract
(57)【要約】
【目的】 高域での周波数特性の悪化や過渡応答特性の
悪化等の問題が生ずることなく、電子回路の入力の過電
圧を制限する。 【構成】 増幅器１１の出力電圧は、当該増幅器１１に
接続されている電源の電圧の範囲内に収まる。分圧器１
２は、前記電源の電圧に乗算した値が入力の過電圧を制
限すべき回路の最大許容入力電圧以下となる分圧比で、
増幅器１１の出力電圧を分圧する。
悪化等の問題が生ずることなく、電子回路の入力の過電
圧を制限する。 【構成】 増幅器１１の出力電圧は、当該増幅器１１に
接続されている電源の電圧の範囲内に収まる。分圧器１
２は、前記電源の電圧に乗算した値が入力の過電圧を制
限すべき回路の最大許容入力電圧以下となる分圧比で、
増幅器１１の出力電圧を分圧する。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄコンバータやそ
の他の電子回路の過電圧を制限する過電圧制限回路に関
するものである。
の他の電子回路の過電圧を制限する過電圧制限回路に関
するものである。
【０００２】
【従来の技術】従来、電子回路の過電圧を制限するため
には、例えば図２に示すように、ツェナーダイオード等
を付加して、後段の電子回路の入力の過電圧を制限して
いた。
には、例えば図２に示すように、ツェナーダイオード等
を付加して、後段の電子回路の入力の過電圧を制限して
いた。
【０００３】図２は、従来の過電圧制限回路の一例を示
す回路図である。
す回路図である。
【０００４】図２において、１１，１２はこの過電圧制
限回路の入力端子であり、１３，１４はこの過電圧制限
回路の出力端子である。入力端子１２及び出力端子１４
は、接地されている。出力端子１３，１４は、この過電
圧制限回路により入力の過電圧を保護しようとする回路
（図２の例では、Ａ／Ｄコンバータ）１５の入力端子１
６，１７にそれぞれ接続されている。入力端子１１，１
２間には、Ａ／Ｄコンバータ１５に供給しようとする信
号が入力される。
限回路の入力端子であり、１３，１４はこの過電圧制限
回路の出力端子である。入力端子１２及び出力端子１４
は、接地されている。出力端子１３，１４は、この過電
圧制限回路により入力の過電圧を保護しようとする回路
（図２の例では、Ａ／Ｄコンバータ）１５の入力端子１
６，１７にそれぞれ接続されている。入力端子１１，１
２間には、Ａ／Ｄコンバータ１５に供給しようとする信
号が入力される。
【０００５】また、オペアンプＩＣ２の非反転入力端子
１８が、抵抗Ｒ５を介して入力端子１１に接続されてい
る。非反転入力端子１８にはツェナーダイオードＺＤ１
のカソードが接続され、ツェナーダイオードＺＤ１のア
ノードがツェナーダイオードＺＤ２のアノードに接続さ
れ、ツェナーダイオードＺＤ２のカソードが接地されて
いる。オペアンプＩＣ２の反転入力端子１９と出力端子
２０との間には、抵抗Ｒ６が接続されている。また、オ
ペアンプＩＣ２の出力端子２０は、出力端子１３に接続
されている。
１８が、抵抗Ｒ５を介して入力端子１１に接続されてい
る。非反転入力端子１８にはツェナーダイオードＺＤ１
のカソードが接続され、ツェナーダイオードＺＤ１のア
ノードがツェナーダイオードＺＤ２のアノードに接続さ
れ、ツェナーダイオードＺＤ２のカソードが接地されて
いる。オペアンプＩＣ２の反転入力端子１９と出力端子
２０との間には、抵抗Ｒ６が接続されている。また、オ
ペアンプＩＣ２の出力端子２０は、出力端子１３に接続
されている。
【０００６】図２に示す過電圧制限回路によれば、入力
端子１１，１２間に印加される入力電圧が大きくなって
も、オペアンプＩＣ２の非反転入力端子１８に印加され
る電圧のレベルは、ツェナーダイオードＺＤ１，ＺＤ２
のブレーク電圧により定まる電圧レベルに制限される。
その結果、出力端子１３，１４間、すなわち、Ａ／Ｄコ
ンバータ１５の入力端子１６，１７間の電圧が所定レベ
ル（Ａ／Ｄコンバータ１５の最大許容入力電圧）以下に
制限され、Ａ／Ｄコンバータ１５が保護される。
端子１１，１２間に印加される入力電圧が大きくなって
も、オペアンプＩＣ２の非反転入力端子１８に印加され
る電圧のレベルは、ツェナーダイオードＺＤ１，ＺＤ２
のブレーク電圧により定まる電圧レベルに制限される。
その結果、出力端子１３，１４間、すなわち、Ａ／Ｄコ
ンバータ１５の入力端子１６，１７間の電圧が所定レベ
ル（Ａ／Ｄコンバータ１５の最大許容入力電圧）以下に
制限され、Ａ／Ｄコンバータ１５が保護される。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
たような従来の過電圧制限回路では、付加したツェナー
ダイオード等の非線形性や容量により、高域での周波数
特性の悪化や過渡応答特性の悪化等の問題が生じてい
た。
たような従来の過電圧制限回路では、付加したツェナー
ダイオード等の非線形性や容量により、高域での周波数
特性の悪化や過渡応答特性の悪化等の問題が生じてい
た。
【０００８】本発明は、前記事情に鑑みてなされたもの
で、ツェナーダイオード等、非線形の余分な因子を付加
せずにすみ、高域での周波数特性の悪化や過渡応答特性
の悪化等の問題が生ずることなく、電子回路の入力の過
電圧を制限することを目的とする。
で、ツェナーダイオード等、非線形の余分な因子を付加
せずにすみ、高域での周波数特性の悪化や過渡応答特性
の悪化等の問題が生ずることなく、電子回路の入力の過
電圧を制限することを目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明の第１の態様による過電圧制限回路は、出力
電圧が当該増幅器に接続されている電源の電圧の範囲内
に収まる増幅器と、前記電源の電圧に乗算した値が入力
の過電圧を制限すべき回路の最大許容入力電圧以下とな
る分圧比で、前記増幅器の出力電圧を分圧する分圧手段
と、を備えたものである。
め、本発明の第１の態様による過電圧制限回路は、出力
電圧が当該増幅器に接続されている電源の電圧の範囲内
に収まる増幅器と、前記電源の電圧に乗算した値が入力
の過電圧を制限すべき回路の最大許容入力電圧以下とな
る分圧比で、前記増幅器の出力電圧を分圧する分圧手段
と、を備えたものである。
【００１０】また、本発明の第２の態様による、Ａ／Ｄ
コンバータの入力の過電圧を制限するＡ／Ｄコンバータ
用入力過電圧制限回路は、出力電圧が当該増幅器に接続
されている電源の電圧の範囲内に収まる増幅器と、前記
電源の電圧に乗算した値が前記Ａ／Ｄコンバータの最大
許容入力電圧以下となる分圧比で、前記増幅器の出力電
圧を分圧する分圧手段と、を備えたものである。
コンバータの入力の過電圧を制限するＡ／Ｄコンバータ
用入力過電圧制限回路は、出力電圧が当該増幅器に接続
されている電源の電圧の範囲内に収まる増幅器と、前記
電源の電圧に乗算した値が前記Ａ／Ｄコンバータの最大
許容入力電圧以下となる分圧比で、前記増幅器の出力電
圧を分圧する分圧手段と、を備えたものである。
【００１１】なお、前記各増幅器のゲインは、限定され
るものではなく、１以下でもよいし、１より大きくても
よい。
るものではなく、１以下でもよいし、１より大きくても
よい。
【００１２】
【作用】一般的に、増幅器では、該増幅器の入力電圧が
大きくなったり、該増幅器中の能動素子あるいは受動素
子が異常になったりした場合であっても、該増幅器の出
力電圧は該増幅器に接続された電源の電圧の範囲内に収
まる。
大きくなったり、該増幅器中の能動素子あるいは受動素
子が異常になったりした場合であっても、該増幅器の出
力電圧は該増幅器に接続された電源の電圧の範囲内に収
まる。
【００１３】本発明は、このような一般的な増幅器の特
性を巧みに利用することによって、電子回路の入力電圧
を許容電圧以下に制限するものである。
性を巧みに利用することによって、電子回路の入力電圧
を許容電圧以下に制限するものである。
【００１４】すなわち、本発明によれば、出力電圧が当
該増幅器に接続されている電源の電圧の範囲内に収まる
増幅器が用いられているので、該増幅器の入力電圧が大
きくなったり、該増幅器中の能動素子あるいは受動素子
が異常になったりした場合であっても、該増幅器の出力
電圧は該増幅器に接続された電源の電圧の範囲内に収ま
る。そして、本発明では、前記電源の電圧に乗算した値
が入力の過電圧を制限すべき回路の最大許容入力電圧以
下となる分圧比で、前記増幅器の出力電圧を分圧する分
圧手段が用いられている。したがって、分圧手段の出力
電圧は、該増幅器の入力電圧が大きくなったり、該増幅
器中の能動素子あるいは受動素子が異常になったりした
場合であっても、入力の過電圧を制限すべき回路の最大
許容入力電圧以下となる。
該増幅器に接続されている電源の電圧の範囲内に収まる
増幅器が用いられているので、該増幅器の入力電圧が大
きくなったり、該増幅器中の能動素子あるいは受動素子
が異常になったりした場合であっても、該増幅器の出力
電圧は該増幅器に接続された電源の電圧の範囲内に収ま
る。そして、本発明では、前記電源の電圧に乗算した値
が入力の過電圧を制限すべき回路の最大許容入力電圧以
下となる分圧比で、前記増幅器の出力電圧を分圧する分
圧手段が用いられている。したがって、分圧手段の出力
電圧は、該増幅器の入力電圧が大きくなったり、該増幅
器中の能動素子あるいは受動素子が異常になったりした
場合であっても、入力の過電圧を制限すべき回路の最大
許容入力電圧以下となる。
【００１５】このため、本発明による過電圧制限回路を
入力信号と過電圧を制限すべき回路との間に介在させる
ことによって、すなわち、過電圧を制限すべき回路への
入力信号を前記増幅器に入力させるとともに、前記分圧
手段の出力電圧を、過電圧を制限すべき回路に入力させ
ることによって、過電圧を制限すべき回路の入力電圧を
許容電圧以下に制限することができる。
入力信号と過電圧を制限すべき回路との間に介在させる
ことによって、すなわち、過電圧を制限すべき回路への
入力信号を前記増幅器に入力させるとともに、前記分圧
手段の出力電圧を、過電圧を制限すべき回路に入力させ
ることによって、過電圧を制限すべき回路の入力電圧を
許容電圧以下に制限することができる。
【００１６】そして、本発明によれば、従来の過電圧制
限回路と異なり、ツェナーダイオード等の非線形の余分
な因子が用いられていないので、高域での周波数特性の
悪化や過渡応答特性の悪化等の問題が生じない。
限回路と異なり、ツェナーダイオード等の非線形の余分
な因子が用いられていないので、高域での周波数特性の
悪化や過渡応答特性の悪化等の問題が生じない。
【００１７】ところで、電子回路に入力信号を入力する
場合には、一般的に、その信号のレベルを調整するため
に増幅器が用いられる。一方、本発明による過電圧制限
回路のトータルゲインは、前記増幅器のゲインと前記分
圧手段の分圧比の積となる。したがって、本発明では、
前記増幅器のゲインや前記分圧手段の分圧比を適宜設定
しておくことによって、電子回路への入力信号のレベル
調整のための増幅器の機能を兼用させることもできる。
場合には、一般的に、その信号のレベルを調整するため
に増幅器が用いられる。一方、本発明による過電圧制限
回路のトータルゲインは、前記増幅器のゲインと前記分
圧手段の分圧比の積となる。したがって、本発明では、
前記増幅器のゲインや前記分圧手段の分圧比を適宜設定
しておくことによって、電子回路への入力信号のレベル
調整のための増幅器の機能を兼用させることもできる。
【００１８】なお、本発明は、入力の過電圧を制限すべ
き回路としては、種々の回路に対して有効であるが、例
えば、本発明の前記第２の態様のように、Ａ／Ｄコンバ
ータに対しても有効である。
き回路としては、種々の回路に対して有効であるが、例
えば、本発明の前記第２の態様のように、Ａ／Ｄコンバ
ータに対しても有効である。
【００１９】
【実施例】以下、本発明の一実施例による過電圧制限回
路について、図１を参照して説明する。
路について、図１を参照して説明する。
【００２０】図１は、本発明の一実施例による過電圧制
限回路を示す回路図である。
限回路を示す回路図である。
【００２１】この過電圧制限回路は、出力電圧が当該増
幅器１１に接続されている電源（図示せず）の電圧の範
囲内に収まる増幅器１１と、前記電源の電圧に乗算した
値が入力の過電圧を制限すべき回路（本実施例ではＡ／
Ｄコンバータ）５の最大許容入力電圧以下となる分圧比
で、前記増幅器１１の出力電圧を分圧する分圧器１２
と、を備えている。
幅器１１に接続されている電源（図示せず）の電圧の範
囲内に収まる増幅器１１と、前記電源の電圧に乗算した
値が入力の過電圧を制限すべき回路（本実施例ではＡ／
Ｄコンバータ）５の最大許容入力電圧以下となる分圧比
で、前記増幅器１１の出力電圧を分圧する分圧器１２
と、を備えている。
【００２２】図１において、１，２はこの過電圧制限回
路の入力端子であり、３，４はこの過電圧制限回路の出
力端子である。入力端子２及び出力端子４は、接地され
ている。出力端子３，４は、Ａ／Ｄコンバータ５の入力
端子６，７にそれぞれ接続されている。入力端子１，２
間には、Ａ／Ｄコンバータ５に供給しようとする信号が
入力される。
路の入力端子であり、３，４はこの過電圧制限回路の出
力端子である。入力端子２及び出力端子４は、接地され
ている。出力端子３，４は、Ａ／Ｄコンバータ５の入力
端子６，７にそれぞれ接続されている。入力端子１，２
間には、Ａ／Ｄコンバータ５に供給しようとする信号が
入力される。
【００２３】また、オペアンプＩＣ１の非反転入力端子
８が接地されている。オペアンプＩＣ１の反転入力端子
９が、抵抗Ｒ１を介して入力端子１に接続されている。
さらに、オペアンプＩＣ１の反転入力端子９と出力端子
１０との間には、抵抗Ｒ２が接続されている。したがっ
て、本実施例では、前記増幅器１１は、オペアンプＩＣ
１及び抵抗Ｒ１，Ｒ２により構成された反転増幅器とな
っている。この場合の増幅器１１のゲインは、抵抗Ｒ
１，Ｒ２の抵抗値をそれぞれ同一符号Ｒ１，Ｒ２で表す
と、−Ｒ２／Ｒ１（マイナスは極性が反転することを示
す）となる。すなわち、入力端子１，２間に入力された
入力信号は、−Ｒ２／Ｒ１（マイナスは極性が反転する
ことを示す）倍されて、増幅器１１の出力電圧として、
図１中のＡ点に現れる。
８が接地されている。オペアンプＩＣ１の反転入力端子
９が、抵抗Ｒ１を介して入力端子１に接続されている。
さらに、オペアンプＩＣ１の反転入力端子９と出力端子
１０との間には、抵抗Ｒ２が接続されている。したがっ
て、本実施例では、前記増幅器１１は、オペアンプＩＣ
１及び抵抗Ｒ１，Ｒ２により構成された反転増幅器とな
っている。この場合の増幅器１１のゲインは、抵抗Ｒ
１，Ｒ２の抵抗値をそれぞれ同一符号Ｒ１，Ｒ２で表す
と、−Ｒ２／Ｒ１（マイナスは極性が反転することを示
す）となる。すなわち、入力端子１，２間に入力された
入力信号は、−Ｒ２／Ｒ１（マイナスは極性が反転する
ことを示す）倍されて、増幅器１１の出力電圧として、
図１中のＡ点に現れる。
【００２４】さらに、本実施例では、前記分圧器１２
は、オペアンプＩＣ１の出力端子１０と出力端子３との
間に接続された抵抗Ｒ３と、出力端子３と接地との間に
接続された抵抗Ｒ４とから構成されている。したがっ
て、抵抗Ｒ３，Ｒ４の抵抗値をそれぞれ同一符号Ｒ３，
Ｒ４で表すと、分圧器１２の分圧比は、Ｒ４／（Ｒ３＋
Ｒ４）となる。このため、出力端子３，４間の出力電圧
（すなわち、入力端子６，７間の入力電圧）は、図１中
のＡ点の電圧のＲ４／（Ｒ３＋Ｒ４）倍となる。
は、オペアンプＩＣ１の出力端子１０と出力端子３との
間に接続された抵抗Ｒ３と、出力端子３と接地との間に
接続された抵抗Ｒ４とから構成されている。したがっ
て、抵抗Ｒ３，Ｒ４の抵抗値をそれぞれ同一符号Ｒ３，
Ｒ４で表すと、分圧器１２の分圧比は、Ｒ４／（Ｒ３＋
Ｒ４）となる。このため、出力端子３，４間の出力電圧
（すなわち、入力端子６，７間の入力電圧）は、図１中
のＡ点の電圧のＲ４／（Ｒ３＋Ｒ４）倍となる。
【００２５】そして、前記分圧比Ｒ４／（Ｒ３＋Ｒ４）
は、増幅器１１に接続されている電源（本実施例では、
オペアンプＩＣ１に接続されている電源（図示せず））
の電圧に乗算した値がＡ／Ｄコンバータ５の最大許容入
力電圧以下となるように、設定されている。例えば、オ
ペアンプＩＣ１の電源電圧が±５Ｖであるとともに、Ａ
／Ｄコンバータ５の最大許容入力電圧が±１Ｖである場
合には、Ｒ４／（Ｒ３＋Ｒ４）を１／５以下となるよう
に設定すればよい。
は、増幅器１１に接続されている電源（本実施例では、
オペアンプＩＣ１に接続されている電源（図示せず））
の電圧に乗算した値がＡ／Ｄコンバータ５の最大許容入
力電圧以下となるように、設定されている。例えば、オ
ペアンプＩＣ１の電源電圧が±５Ｖであるとともに、Ａ
／Ｄコンバータ５の最大許容入力電圧が±１Ｖである場
合には、Ｒ４／（Ｒ３＋Ｒ４）を１／５以下となるよう
に設定すればよい。
【００２６】以上説明した本実施例による過電圧制限回
路によれば、出力電圧が増幅器１１に接続されている電
源の電圧の範囲内に収まる増幅器１１が用いられている
ので、増幅器１１の入力電圧（入力端子１，２間の電
圧）が大きくなったり、増幅器１１中の能動素子あるい
は受動素子が異常になったりした場合であっても、増幅
器１１の出力電圧（図１中のＡ点の電圧）は前記電源の
電圧の範囲内に収まる。そして、本実施例では、前記電
源の電圧に乗算した値がＡ／Ｄコンバータ５の最大許容
入力電圧以下となる分圧比で、増幅器１１の出力電圧を
分圧する分圧器１２が用いられている。したがって、分
圧器１２の出力電圧は、増幅器１１の入力電圧が大きく
なったり、増幅器１１中の能動素子あるいは受動素子が
異常になったりした場合であっても、Ａ／Ｄコンバータ
５の最大許容入力電圧以下となる。
路によれば、出力電圧が増幅器１１に接続されている電
源の電圧の範囲内に収まる増幅器１１が用いられている
ので、増幅器１１の入力電圧（入力端子１，２間の電
圧）が大きくなったり、増幅器１１中の能動素子あるい
は受動素子が異常になったりした場合であっても、増幅
器１１の出力電圧（図１中のＡ点の電圧）は前記電源の
電圧の範囲内に収まる。そして、本実施例では、前記電
源の電圧に乗算した値がＡ／Ｄコンバータ５の最大許容
入力電圧以下となる分圧比で、増幅器１１の出力電圧を
分圧する分圧器１２が用いられている。したがって、分
圧器１２の出力電圧は、増幅器１１の入力電圧が大きく
なったり、増幅器１１中の能動素子あるいは受動素子が
異常になったりした場合であっても、Ａ／Ｄコンバータ
５の最大許容入力電圧以下となる。
【００２７】その結果、Ａ／Ｄコンバータ５の入力電圧
（入力端子６，７間の電圧）を許容電圧以下に制限する
ことができる。
（入力端子６，７間の電圧）を許容電圧以下に制限する
ことができる。
【００２８】そして、本実施例では、前述した従来の過
電圧制限回路と異なり、ツェナーダイオード等の非線形
の余分な因子が用いられていないので、高域での周波数
特性の悪化や過渡応答特性の悪化等の問題が生じない。
電圧制限回路と異なり、ツェナーダイオード等の非線形
の余分な因子が用いられていないので、高域での周波数
特性の悪化や過渡応答特性の悪化等の問題が生じない。
【００２９】ところで、Ａ／Ｄコンバータ５などの電子
回路に入力信号を入力する場合には、一般的に、その信
号のレベルを調整するために増幅器が用いられる。一
方、本実施例による過電圧制限回路のトータルゲイン
は、増幅器１１のゲインと分圧器１２の分圧比の積（−
Ｒ２／Ｒ１）・｛Ｒ４／（Ｒ３＋Ｒ４）｝となる。した
がって、本実施例では、増幅器１１のゲイン−Ｒ２／Ｒ
１や分圧比Ｒ４／（Ｒ３＋Ｒ４）を適宜設定しておくこ
とによって、電子回路への入力信号のレベル調整のため
の増幅器の機能を兼用させることもできる。
回路に入力信号を入力する場合には、一般的に、その信
号のレベルを調整するために増幅器が用いられる。一
方、本実施例による過電圧制限回路のトータルゲイン
は、増幅器１１のゲインと分圧器１２の分圧比の積（−
Ｒ２／Ｒ１）・｛Ｒ４／（Ｒ３＋Ｒ４）｝となる。した
がって、本実施例では、増幅器１１のゲイン−Ｒ２／Ｒ
１や分圧比Ｒ４／（Ｒ３＋Ｒ４）を適宜設定しておくこ
とによって、電子回路への入力信号のレベル調整のため
の増幅器の機能を兼用させることもできる。
【００３０】もっとも、前記トータルゲインを１に設定
し、入力信号のレベル調整を行わなくてもよい。
し、入力信号のレベル調整を行わなくてもよい。
【００３１】なお、増幅器１１のゲインは、１でもよい
し、１より大きくてもよいし、１より小さくてもよい。
し、１より大きくてもよいし、１より小さくてもよい。
【００３２】以上、本発明の一実施例について説明した
が、本発明は、前記実施例に限定されるものではない。
が、本発明は、前記実施例に限定されるものではない。
【００３３】例えば、入力の過電圧を制限しようとする
回路は、Ａ／Ｄコンバータ以外の他の種々の回路であっ
てもよい。
回路は、Ａ／Ｄコンバータ以外の他の種々の回路であっ
てもよい。
【００３４】また、前記実施例では、増幅器１１がオペ
アンプＩＣ１を用いて構成されていたが、本発明では、
増幅器１１をオペアンプを用いずに構成してもよい。
アンプＩＣ１を用いて構成されていたが、本発明では、
増幅器１１をオペアンプを用いずに構成してもよい。
【００３５】さらに、前記実施例では、増幅器１１が反
転増幅器となっていたが、本発明では、増幅器１１は非
反転増幅器など種々の増幅器であってもよい。
転増幅器となっていたが、本発明では、増幅器１１は非
反転増幅器など種々の増幅器であってもよい。
【００３６】さらにまた、本発明では、分割器１２の構
成も前述した図１に示す構成に限定されるものではな
い。
成も前述した図１に示す構成に限定されるものではな
い。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
高域での周波数特性の悪化や過渡応答特性の悪化等の問
題が生ずることなく、電子回路の入力の過電圧を制限す
ることができる。
高域での周波数特性の悪化や過渡応答特性の悪化等の問
題が生ずることなく、電子回路の入力の過電圧を制限す
ることができる。
【図１】本発明の一実施例による過電圧制限回路を示す
回路図である。
回路図である。
【図２】従来の過電圧制限回路の一例を示す回路図であ
る。
る。
５ Ａ／Ｄコンバータ １１ 増幅器 １２ 分圧器 ＩＣ１ オペアンプ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗
Claims (2)
- 【請求項１】 出力電圧が当該増幅器に接続されている
電源の電圧の範囲内に収まる増幅器と、前記電源の電圧
に乗算した値が入力の過電圧を制限すべき回路の最大許
容入力電圧以下となる分圧比で、前記増幅器の出力電圧
を分圧する分圧手段と、を備えたことを特徴とする過電
圧制限回路。 - 【請求項２】 Ａ／Ｄコンバータの入力の過電圧を制限
するＡ／Ｄコンバータ用入力過電圧制限回路であって、
出力電圧が当該増幅器に接続されている電源の電圧の範
囲内に収まる増幅器と、前記電源の電圧に乗算した値が
前記Ａ／Ｄコンバータの最大許容入力電圧以下となる分
圧比で、前記増幅器の出力電圧を分圧する分圧手段と、
を備えたことを特徴とするＡ／Ｄコンバータ用入力過電
圧制限回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039321A JPH08214447A (ja) | 1995-02-03 | 1995-02-03 | 過電圧制限回路及びａ／ｄコンバータ用入力過電圧制限回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039321A JPH08214447A (ja) | 1995-02-03 | 1995-02-03 | 過電圧制限回路及びａ／ｄコンバータ用入力過電圧制限回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08214447A true JPH08214447A (ja) | 1996-08-20 |
Family
ID=12549849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039321A Pending JPH08214447A (ja) | 1995-02-03 | 1995-02-03 | 過電圧制限回路及びａ／ｄコンバータ用入力過電圧制限回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08214447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014030460A1 (ja) * | 2012-08-20 | 2014-02-27 | ソニー株式会社 | 受信装置及び受信方法 |
-
1995
- 1995-02-03 JP JP7039321A patent/JPH08214447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014030460A1 (ja) * | 2012-08-20 | 2014-02-27 | ソニー株式会社 | 受信装置及び受信方法 |
| JP2014039210A (ja) * | 2012-08-20 | 2014-02-27 | Sony Corp | 受信装置及び受信方法 |
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