JPH08213910A - ディジタル／アナログ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 マイクロコンピュータに内蔵されたタイマか
ら出力される矩形波信号をフィルタに入力することでＤ
／Ａ変換を行うパルス幅変調方式のディジタル／アナロ
グ変換器において、高い応答性と高精度の両方を実現す
る。 【構成】 矩形波信号は、必要な分解能を表わすビット
数（ｎ）を上位ビット数（ｍ）と下位ビット数（ｋ）と
に分割して得られる上位ビットの第１信号と下位ビット
の第２信号とで構成される。第２信号は、予め設定した
プログラムにより、第１信号のビット数（ｍ）を１ビッ
トとして下位ビット数（ｋ）生成される。また、第１信
号と第２信号の波形成分によりフィルタの設計条件を決
定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス幅変調（ＰＷ
Ｍ）方式のディジタル／アナログ変換器（以下、Ｄ／Ａ
コンバータという）に関する。これは、例えば、マイク
ロコンピュータ（以下、マイコンという）を内蔵した圧
力検出器において、マイコンからのディジタル出力を所
定のアナログ信号（例えば４〜２０ｍＡの電流）に変換
するために用いられるが、このような検出器のみに適用
が限られるものではない。

【０００２】

【従来の技術】従来知られているＰＷＭ方式のディジタ
ル／アナログ変換（Ｄ／Ａ変換）は、マイコンを用いた
回路で次のように行われている。すなわち、図８に示す
ように、マイコンに内蔵されたＰＷＭタイマ１（或いは
通常のＩＣで構成されたタイマ）から出力される矩形波
信号（ディジタル信号）を、ローパスフィルタ２に通し
て所望の出力リプル（変動幅）以下にすることにより、
直流電圧出力（アナログ信号）に変換し、この電圧出力
を電圧／電流変換器３で、後の処理に必要な電流出力
（例えば４〜２０ｍＡ）に変換している。

【０００３】具体的な回路構成としては、図９に示すよ
うに、ローパスフィルタ２は、基本的にＲＣ２段のフィ
ルタ２１で構成し、このＲＣフィルタ２１に所定の基準
電圧源（Ｖ_ref ）２２と、上記ＰＷＭタイマ１からの矩
形波信号でオン・オフ制御されるトランジスタから成る
スイッチング素子２３とを接続し、スイッチング素子２
３のオン・オフに応じて基準電圧Ｖ_ref 又は０（Ｖ）を
入力する。また、電圧／電流変換器３は、オペアンプ３
１とその出力でオン・オフするトランジスタ３２と出力
電流が流れる抵抗３３とから成る。

【０００４】この方式は、ＰＷＭタイマの後段（出力
側）に接続されるローパスフィルタとして上記のような
ＲＣフィルタを設ければよいので、構成が簡単で安価な
Ｄ／Ａコンバータが実現できるという利点を有する。以
下、このＰＷＭ方式Ｄ／Ａ変換について、より詳細に説
明する。

【０００５】まず、上記タイマからのＰＷＭ信号は、一
般に必要な分解能（Ｄ／Ａ変換のフルスケールと等価）
をｎ（ビット），出力比をｘ（％），タイマのカウント
クロック周波数をｆ_t (Hz)，供給される基準電圧をＶ
_ref （Ｖ）としたとき、 Ｔ＝２ⁿ・１／ｆ_t （ｓ：秒） …(1) を１ＰＷＭ周期とし、その１周期内においてタイマカウ
ンタの出力クロック数 Ｃ_out ＝２ⁿ・ｘ／100 …(2) に相当する時間 Ｔ_p ＝Ｃ_out・１／ｆ_t （ｓ） …(3) の間、基準電圧Ｖ_ref （Ｖ）を出力し、残りの時間 Ｔ_i ＝Ｔ−Ｔ_p ＝２ⁿ・１／ｆ_t −Ｃ_out・１／ｆ_t （ｓ） …(4) の間は０（Ｖ）を出力する矩形波として、出力される。

【０００６】後述のように、Ｄ／Ａ変換は、この矩形波
出力がＶ_ref （Ｖ）と０（Ｖ）とで囲む面積を時間軸方
向に積分することにより、実現される。この矩形波が１
ＰＷＭ周期Ｔで囲む面積は、 Ｐ_p ＝Ｖ_ref・Ｔ_p ＝Ｖ_ref・Ｃ_out・１／ｆ_t …(5) となる。

【０００７】上記の矩形波出力の例を、図１０に示す。
これは、ｎ＝14（ビット），ｘ＝49.80469（％），ｆ_t
＝ 4（ＭHz），Ｖ_ref ＝ 5（Ｖ）の場合であり、これら
の数値を上記式(1) 〜(4) に代入すると、 Ｔ＝ 2¹⁴ ・ 1／4000000 ＝4.096 （ｍｓ） Ｃ_out ＝ 2¹⁴・49.80469／100 ＝8160 Ｔ_p ＝8160 ・ 1／4000000 ＝2.04（ｍｓ） Ｔ_i ＝ 4.096−2.04＝2.056 （ｍｓ） の矩形波信号となっている。

【０００８】次に、Ｄ／Ａ変換は、上記基準電圧Ｖ_ref
の矩形波信号を、後段に接続したフィルタで積分するこ
とにより、実現される。上の例（図１０）では、この矩
形波が完全にフィルタリング（積分）されたとすれば、
得られるアナログ電圧は、 Ｖ_out ＝Ｖ_ref・Ｃ_out/２ⁿ ＝ 5 ・ 8160/2¹⁴ ＝ 2.49023
4 （Ｖ） の一定電圧出力値になるはずである。しかしながら、実
際のフィルタを設計する場合は、応答時間とのトレード
オフにより、出力変動（リップル）を仕様上必要な分解
能以下に抑える点が、設計ポイントとなる。

【０００９】ここで、後段のローパスフィルタにとって
最も厳しい矩形波のフィルタリング条件（すなわち、フ
ィルタの設計条件）は、周波数が最低で振幅が最大の矩
形、すなわちデューティ比50：50の矩形波である。この
デューティ比50：50の基本矩形波

【００１０】

【数１】 のフーリエ級数Ｗ_x は、 Ｗ_x ＝ 1/2＋1/π・Σ1/n・{1−(-1)ⁿ}sin(n・x) …(7) （−π≦ｘ≦π； ｎ＝１，２，３，・・・・，∞） であり、後段のフィルタリング条件は、上式においてｎ
＝１の正弦波、すなわち Ｗ_x(n=1)＝ 1/2＋2/π・sin(x) （−π≦ｘ≦π） …(8) によって決定される。

【００１１】前記ＰＷＭ信号の条件（一ＰＷＭ周期Ｔの
うち時間Ｔ_p の間は基準電圧Ｖ_refを出力し、残りの時
間Ｔ_i の間は０を出力すること）に従えば、フィルタリ
ング条件を決定する正弦波は、 Ｗ_x(n=1)＝Ｖ_ref・{1/2＋2/π・sin(ｎ・2π・t/T)} （−T/2 ≦ｔ≦ T/2） …(9) であり、必要な分解能はＶ_ref ／2ⁿとなるので、後段の
フィルタリング条件は、「周波数１／Ｔ，副振幅２・(Ｖ
_ref・２／π）の正弦波を、副振幅Ｖ_ref ／２ⁿ まで減衰
させること」に相当する（「副振幅」とは振幅の２倍の
大きさである）。このフィルタの設計ポイントは、 周波数 Ｆ＝１／Ｔ（Hz）において 減衰量 Ｇ＝20・log{(Ｖ_ref/2ⁿ) /(2・Ｖ_ref・2/π)}＝20・log(π/2ⁿ⁺²) …(10) となる。

【００１２】図１０の例において、デューティ比50：50
の矩形波のフーリエ級数Ｗ_f は、 Ｗ_f ＝ 5・{ 1/2＋1/π・Σ1/n・{1−(-1)ⁿ}sin(ｎ・2π・t/T)} …(11) （−T/2 ≦ｔ≦ T/2； ｎ＝１，２，３，・・・・，∞） となり、矩形波のフィルタリング条件は、上式において
ｎ＝１の正弦波 Ｗ_f(n=1)＝ 5/2＋ 10/π・sin(x) …(12) （−π≦ｘ≦π ∵ｘ＝ 2π・t/T ） によって決定される。後段のフィルタは、 副振幅 Ｖ_W ＝２・(５・２／π）≒ 6.3662 （Ｖ） 周波数 Ｆ_W ＝１／Ｔ＝ 1／4.096 ≒ 244 （Hz） の正弦波を、仕様上必要な分解能以下の振幅に減衰させ
ることが、設計ポイントになる。

【００１３】図１０の例では、必要な分解能がｎ＝14ビ
ット長であるので、フィルタの設計ポイントは、 周波数 Ｆ_W ≒ 244（Hz）において 減衰量 Ｇ_W ＝20・log{(5/2¹⁴)／Ｖ_W } ≒20・log(0.000047937) ＝−86.4（ｄＢ） となる。ここで、Ｖ_W ＝５（Ｖ）とすると、フィルタの
減衰量は Ｇ_W ＝20・log{(5/2¹⁴)／5 } ≒20・log(0.000061035) ＝−84.3（ｄＢ） である（図１１（Ａ））。

【００１４】従って、このＰＷＭ出力を使用してＤ／Ａ
変換を実現するために、後段のフィルタを前述のＲＣ２
段のローパスフィルタで構成する場合、Ｃ＝0.1 μＦ
（固定）とすると、Ｒ＝ 910（ｋΩ）となる。このフィ
ルタ定数でのステップ応答特性は、図１１（Ｂ）に示す
ように、63％応答で約 300ｍｓ、99.9％応答で約 2ｓと
なり、応答の遅いＤ／Ａコンバータとなる。

【００１５】

【発明が解決しようとする課題】上記のような従来のＰ
ＷＭ方式では、高分解能のＤ／Ａコンバータを得るため
には、後段のフィルタリング条件としてフィルタ定数
を重くするか、或いは、アクティブフィルタを用いて
急峻なフィルタ特性を達成することが必要である。

【００１６】の場合、上記のように、ＰＷＭタイマが
周波数ｆ_t ＝４ＭHzのＰＷＭで、８ビットと１４ビット
のＰＷＭ出力を発生するものとすると、８ビットでは、
0.25μsec ×2⁸≒64μsec ，１４ビットでは、0.25μse
c ×2¹⁴ ≒ 4ｍsec の周期で、データが出力される。つ
まり、１４ビットのＰＷＭのＲＣフィルタは、周期が長
くなるので、精度を高くするためには、８ビットに比べ
て指数関数的に重いフィルタ定数にしなければならな
い。このため、出力応答特性の遅れが大きくなり、高精
度と共に高い応答性が要求されるＤ／Ａコンバータには
適用できないという問題点がある。

【００１７】他方、の場合には、フィルタを構成する
オペアンプ等の回路定数部品が高価であるため、実際上
採用し難いという問題点がある。

【００１８】従って、本発明の目的は、上記のように安
価なフィルタを用いるＰＷＭ方式のＤ／Ａコンバータに
おいて、フィルタ定数を重くする（つまり、応答性を悪
くする）ことなく、高分解能を実現できるＤ／Ａコンバ
ータを提供することにある。

【００１９】

【課題を解決するための手段】本発明は、前述のＰＷＭ
信号として所定パルス幅の矩形波信号を出力するＰＷＭ
タイマと、その出力側に接続したフィルタとを備え、こ
のフィルタに上記矩形波信号を入力することによりディ
ジタル／アナログ変換を行うパルス幅変調方式のディジ
タル／アナログ変換器であって、上記矩形波信号は、必
要な分解能を表わすビット数（ｎ）を上位ビット数
（ｍ）と下位ビット数（ｋ）とに分割して得られる上位
ビットの第１ＰＷＭ信号と下位ビットの第２ＰＷＭ信号
とで構成され、第２ＰＷＭ信号は、予め設定したプログ
ラムにより、第１ＰＷＭ信号のビット数（ｍ）を１ビッ
トとして下位ビット数（ｋ）生成されることを特徴とす
る。

【００２０】上記ディジタル／アナログ変換器では、第
１ＰＷＭ信号と第２ＰＷＭ信号の波形成分により上記フ
ィルタ回路の設計条件が決定される。

【００２１】

【作用】本発明では、ＰＷＭタイマから出力されるＰＷ
Ｍ信号は、必要な分解能ｎ（ビット）を上位ｍ（ビッ
ト）と下位ｋ（ビット）とに分割し（すなわち、ｎ＝ｍ
＋ｋ）、ｍビットＰＷＭ（以下、第１ＰＷＭという）波
形と、この第１ＰＷＭ出力波形の１フレーム（１周期）
を１ビットとするｋビットＰＷＭ（以下、第２ＰＷＭと
いう）波形とを重ね合わせた矩形波とする。そして、ｍ
ビットの第１ＰＷＭ信号は、従来と同様マイコンに内蔵
されたタイマ（ハードウエア）で生成すると共に、その
ｍビットを１ビットとするｋビットの第２ＰＷＭ信号
を、マイコンのプログラム（ソフトウエアによるタイ
マ）により生成する。

【００２２】本発明では、例えば、８ビットと１４ビッ
トのＰＷＭ信号を発生するタイマの場合、８ビットのＰ
ＷＭ信号はそのままで、応答性の悪い１４ビットのＰＷ
Ｍ信号をマイコンのソフトウエアで処理する、すなわ
ち、８ビットのＰＷＭ信号を１ビットとみなし、マイコ
ンのプログラム上で６ビットのＰＷＭになるように出力
することにより、高速化を図ることができる。

【００２３】具体的には、１４ビットＰＷＭ信号の場
合、前述のように周期は 4ｍsec で、そのＰＷＭ出力電
圧は、一定の電圧幅（例えば０Ｖと５Ｖの電圧範囲）の
時間比例により決定されるので、その電圧変動を所定の
電圧値（ 5/2¹⁴≒0.3 ｍＶ）以下に抑えるために、ＲＣ
フィルタの定数は非常に大きな値になり、応答が遅くな
ってしまう。しかし、８ビットＰＷＭは、デューティ比
が５０％（2.5 Ｖ出力）の場合、周期（64μsec ）の半
分（32μsec ）の時間での５Ｖと、他の半分（32μsec
）の時間での０Ｖとを合わせて、その周期で（64μsec
毎に）出力することにより、８ビットの精度、すなわ
ち 5/2⁸ ≒19.5ｍＶの分解能を達成する。従って、１４
ビットＰＷＭと比較すると、８ビットＰＷＭは、電圧分
解能が 2⁶ 大きく、サイクル時間が 1/2⁶ に短くなるの
で、フィルタ定数は 1/2¹²（＝1/4096）小さく、高速化
を図ることができる。

【００２４】

【効果】本発明によれば、上記のように、ＰＷＭ信号の
ｍビットを１ビットとしてマイコンのプログラム上でｋ
ビットのＰＷＭ信号になるように出力することにより、
ｍビットの速い応答性と高い分解能を持つＤ／Ａコンバ
ータが実現される。

【００２５】

【実施例】図１に示すように、本発明のＤ／Ａコンバー
タに用いられるマイコンは、従来のハードウエアによる
ＰＷＭタイマ１から出力される矩形波信号を、その上位
（ｍ）ビット毎に一まとめにして下位（ｋ）ビット数生
成する、ソフトウエアによるＰＷＭタイマ４を備える。
これは、マイコンのプログラムで設定される。

【００２６】以下、本発明によるＰＷＭ方式Ｄ／Ａ変換
について説明する。

【００２７】まず、従来の技術で説明したように、必要
な分解能（Ｄ／Ａ変換のフルスケールと等価）をｎ（ビ
ット），出力比をｘ（％），第１ＰＷＭのタイマのカウ
ントクロック周波数をｆ_t (Hz)，供給される基準電圧を
Ｖ_ref （Ｖ），ｎビット中にＶ_ref が出力されるべきカ
ウント数を Ｃ_out ＝２ⁿ・ｘ／100 …(13) とする。このＣ_out を第１ＰＷＭ用上位ｍ（ビット）
と、第２ＰＷＭ用下位ｋ（ビット）とに分割し、分割さ
れた上位ｍ（ビット）部分のカウント数をＣ_m ，下位ｋ
（ビット）部分のカウント数をＣ_k とする。すなわち、

【００２８】

【数２】 ∴ Ｃ_out ＝Ｃ_m・２^k ＋Ｃ_k …(15) （Ｃ_m には２^k のバイアスがかかっている） 実際の矩形波出力は、次の[1] 及び[2] の作業によって
形成される。

【００２９】[1] 第１ＰＷＭのクロック周波数ｆ_t にて
（Ｃ_m ＋１）クロックのＶ_ref （Ｖ）を出力し、残りの
｛２^m −（Ｃ_m ＋１）｝クロックの０（Ｖ）を出力する
第１ＰＷＭ出力波形を、第２ＰＷＭによりＣ_k フレーム
数（周期）だけ出力する。

【００３０】[2] Ｃ_m クロックのＶ_ref （Ｖ）を出力
し、残りの（２^m −Ｃ_m ）クロックの０（Ｖ）を出力す
る第１ＰＷＭ出力波形を、第２ＰＷＭにより（２^k −Ｃ
_k ）フレーム数（周期）だけ出力する。

【００３１】ここで、第１ＰＷＭのクロック周波数はｆ
_t ，分解能（フルスケール）はｍ（ビット）であるか
ら、第１ＰＷＭの周期（１フレーム時間）Ｔ₁ は、 Ｔ₁ ＝２^m・１／ｆ_t （ｓ） …(16) となる。また、上記[1] 及び[2] の作業によって１サイ
クルを形成しているので、第２ＰＷＭの周期Ｔ₂ （＝Ｐ
ＷＭトータル周期Ｔ_t ）は、 Ｔ_t ＝Ｔ₂ ＝Ｃ_k・Ｔ₁ ＋ (２^k −Ｃ_k)・Ｔ₁ ＝（Ｃ_k ＋２^k −Ｃ_k)・Ｔ₁ ＝２^k・（２^m・１／ｆ_t ）＝２^k+m・１／ｆ_t ＝２ⁿ・１／ｆ_t ＝Ｔ …(17) となり、前述した従来のＰＷＭ周期Ｔと等しい。

【００３２】図２は、本発明において、従来のＰＷＭ出
力波形の例（図１０）と同等の出力を生成するＰＷＭ出
力波形を示す。ここで、 Ｖ_ref ＝５（Ｖ）， ｎ＝14（ビット），ｍ＝８（ビット），ｋ＝６（ビッ
ト） Ｃ_out ＝8160，Ｃ_m ＝127 ，Ｃ_k ＝ 32 ，２^k ＝ 64 ， ｆ_t ＝4,000,000 (Hz)， Ｔ₁ ＝ 64 （μｓ）， Ｔ_t ＝Ｔ₂ ＝ 4.096（ｍｓ） である。この場合、第１ＰＷＭ出力（ｍ＝８ビット）
は、Ｃ_m ＋１＝ 128（クロック）の５（Ｖ）と、２^m −
（Ｃ_m ＋１）＝ 128（クロック）の０（Ｖ）とを、Ｃ_k
＝32（フレーム）含む波形であり、第２ＰＷＭ出力（ｋ
＝６ビット）は、Ｃ_m ＝ 127（クロック）の５（Ｖ）
と、２^m −Ｃ_m ＝ 129（クロック）の０（Ｖ）とを、２
^k −Ｃ_k ＝32（フレーム）含む波形である。

【００３３】次に、本発明によるＰＷＭ出力波形がＰＷ
Ｍトータル周期Ｔ_t 内でＶ_ref （Ｖ）と０（Ｖ）とで囲
む面積をＰ_t を求める。

【００３４】まず、ＰＷＭトータル周期Ｔ_t では、上記
のように[1] 及び[2] の作業で１サイクルを形成してい
るので、上記面積Ｐ_t は、[1] の作業で囲まれる面積Ｐ
₁ と[2] の作業で囲まれる面積Ｐ₂ との和である。ここ
で、Ｐ₁ 及びＰ₂ は、 Ｐ₁ ＝Ｖ_ref・ (Ｃ_m ＋１)・Ｃ_k・１／ｆ_t …(18) Ｐ₂ ＝Ｖ_ref・Ｃ_m ・(２^k −Ｃ_k)・１／ｆ_t …(19) であるから、 Ｐ_t ＝Ｐ₁ ＋Ｐ₂ ＝Ｖ_ref・{(Ｃ_m ＋１)・Ｃ_k ＋Ｃ_m ・(２^k −Ｃ_k)}・１／ｆ_t ＝Ｖ_ref ・(Ｃ_m・２^k ＋Ｃ_k)・１／ｆ_t ＝Ｖ_ref・Ｃ_out・１／ｆ_t …(20) となり、従来の矩形波が１ＰＷＭ周期Ｔで囲む面積Ｐ_p
に等しい。

【００３５】従って、本発明によるＰＷＭ出力波形を、
後段のフィルタで完全に積分したとすれば、得られるア
ナログ電圧は、従来のものと等しくなる。これは、従来
よりも速い応答性をもって同等のアナログ出力が得られ
るということである。

【００３６】Ｄ／Ａ変換は、上記のようにＰＷＭ出力波
形をローパスフィルタに通して積分することによって行
われるので、ＰＷＭの波形成分により後段のフィルタ条
件が決定される。

【００３７】このフィルタ条件に関して、本発明による
ＰＷＭ波形は、前述のように２つのＰＷＭ波形が重なり
合うことによって構成されているので、後段のローパス
フィルタは、２つのＰＷＭ波形に対して次の２つのフィ
ルタ条件(1),(2) を満足すればよい。

【００３８】(1) 第１ＰＷＭ波形に対して 第１ＰＷＭ波形は、周期を除いて前述の従来方式による
矩形波と基本的に同一である。従って、第１ＰＷＭ波形
を積分するフィルタ条件を決める第１項までのフーリエ
級数Ｗ_1(n=1)は Ｗ_1(n=1)＝Ｖ_ref・{1/2＋2/π・sin(ｎ・2π・t/T₁)} (−T/2 ≦ｔ＜ T/2） …(21) であり、必要な分解能はＶ_ref/2ⁿとなるので、後段のフ
ィルタ条件は、「周波数1/Ｔ₁ ，副振幅２・(Ｖ_ref・2/
π) の正弦波を、副振幅Ｖ_ref ／2ⁿまで減衰させるこ
と」に相当する。

【００３９】故に、第１ＰＷＭ波形に対する後段のフィ
ルタの設計ポイントは、 周波数 Ｆ₁ ＝１／Ｔ₁ ＝１／ (２^m・１／ｆ_t)＝ｆ_t ／２^m ＝ｆ_t ／２^n-k （∵ｎ＝ｍ＋ｋ） ＝１／２^-k・(ｆ_t ／２ⁿ) ＝２^k・ (ｆ_t ／２ⁿ) ＝２^k・１／Ｔ …(22) にて、減衰量 Ｇ₁ ＝20・log{(Ｖ_ref/2ⁿ)/( 2・Ｖ_ref・2/π)}＝20・log(π/2ⁿ⁺²) …(23) となる。

【００４０】このフィルタ設計ポイントを、前述の従来
方式によるＰＷＭ出力のフィルタ設計ポイントの式(10)
と比較すると、後段のフィルタに必要な減衰量は同じで
あるが、その周波数は、従来方式での周波数Ｆ（＝１／
Ｔ）の２^k 倍も高い周波数へシフトしている。

【００４１】(2) 第２ＰＷＭ波形に対して 第２ＰＷＭの矩形波は多少複雑ではあるが、等価的に以
下のように考えられる。

【００４２】まず、第１ＰＷＭの矩形波は完全に積分さ
れていると仮定する（実際のフィルタは、前述の第１Ｐ
ＷＭ波形のフィルタ条件を満足しているので、この仮定
で問題ない）。

【００４３】第２ＰＷＭ波形は、前記[1] 及び[2] の作
業により１周期を形成している。ここで、上記仮定によ
ると、第２ＰＷＭ波形が上記[1] の作業時に出力してい
る電圧Ｖ_s1と、上記[2] の作業時に出力している電圧Ｖ
_s2は、それぞれ Ｖ_s1＝Ｖ_ref・（Ｃ_m ＋１）／２^m …(24) Ｖ_s2＝Ｖ_ref・Ｃ_m ／２^m …(25) となる。また、第２ＰＷＭの周期Ｔ_t(＝Ｔ₂)は Ｔ_t ＝２^(k+m)・１／f_t＝２ⁿ・１／f_t＝Ｔ (ｓ) …(26) であるから、結果的に第２ＰＷＭ波形は、周期Ｔ_t ，副
振幅Ｖ_s ＝Ｖ_s1−Ｖ_s2の矩形波出力とみなすことができ
る。

【００４４】図２の場合、Ｖ_ref ＝５（Ｖ），Ｃ_m ＝12
7 ，２^m ＝256 であるから、 Ｖ_s1＝ 5・(127 ＋ 1)/256 ＝2.5 （Ｖ） Ｖ_s2＝ 5・ 127/256 ＝2.48（Ｖ） であり、第２ＰＷＭ波形は、図３に示すようになる。

【００４５】従って、第２ＰＷＭ波形のフィルタ条件を
決めるフーリエ級数Ｗ_2(n=1)（デューティ比50:50 の波
形、すなわちＣ_k ＝2^k／2 ＝２^k-1 のときの波形）は、 Ｗ_2(n=1)＝ (Ｖ_s1＋Ｖ_s2)/2 ＋Ｖ_s・{2／πsin(ｎ・2π・t/T_t)} ＝Ｖ_ref・{(2・Ｃ_m+1)/2^(m+1)} ＋{(Ｖ_s1−Ｖ_s2) ・{2/πsin(ｎ・2π・t/T_t)} ＝Ｖ_ref・{(2・Ｃ_m+1)/2^(m+1)}＋ {Ｖ_ref・{(Ｃ_m +1)/2^m} −Ｖ_ref・ (Ｃ_m/2^m) ・{2/πsin(ｎ・2π・t/T_t)} ＝Ｖ_ref・{(2・Ｃ_m+1)/2^(m+1)} ＋{(Ｃ_m+1)−Ｃ_m}/2^m・Ｖ_ref・ {2/πsin(ｎ・2π・t/T_t)} ＝Ｖ_ref・{(2・Ｃ_m+1)/2^(m+1)} ＋(1/2^m) ・Ｖ_ref・{ 2/πsin(ｎ・2π・t/T_t)} …(27) （−T_t/2≦ｔ＜ T/2） となる。図４は、この波形を示す。

【００４６】必要な分解能はＶ_ref/2ⁿであるから、第２
ＰＷＭのフィルタ条件は、「周波数1/Ｔ_t(＝1/Ｔ) ，副
振幅 2・(1/2^m)・( Ｖ_ref・2/π) の正弦波を、副振幅Ｖ
_ref ／２ⁿ まで減衰させること」に相当する。

【００４７】故に、第２ＰＷＭ波形に対する後段のフィ
ルタの設計ポイントは、 周波数 Ｆ₂ ＝1/Ｔ にて 減衰量 Ｇ₂ ＝20・log{(Ｖ_ref/2ⁿ)/(2・(1/2^m)・Ｖ_ref・2/π)} ＝20・log{(π/2ⁿ⁺²)／(1/2^m)} ＝20・log{(π/2ⁿ⁺²)・2^m)} ＝20・log{(π/2ⁿ⁺²)＋20・log(2^m) …(28) となる。このフィルタ設計ポイントを前述の従来方式に
よるＰＷＭ出力のフィルタ設計ポイントの式(10)と比較
すると、後段のフィルタの設計周波数は同じであるが、
その減衰量は、従来よりも20・log(2^m)だけ軽減されてい
る（∵２^m ＞１）。

【００４８】上記(1),(2) の条件をフィルタの設計ポイ
ントとしてまとめると、図５（Ａ）に示すようになる。
すなわち、図２の例の場合、 ｎ＝14(bit) ，ｍ＝8(bit)，ｋ＝6(bit)，ｆ_t ＝4,000,
000(Hz) ， Ｔ＝2ⁿ・1/f_t(ｓ) ＝4.096(ｍｓ) であるから、図１１（Ａ）に示した従来のフィルタ設計
ポイントとの対比において、本発明における第１ＰＷＭ
のフィルタ設計ポイントは、 周波数 Ｆ₁ ＝1/Ｔ₁ ＝2^k・(1/Ｔ) ＝2⁶・(1/4.096・10^-3) ＝15.625(kHz) （従来の周波数の2ⁿ＝64倍へシフト） 減衰量 Ｇ₁ ＝20・log (π/2ⁿ⁺²)＝20・log (π/2¹⁴⁺²) ≒20・log(0.000047937) ＝−86.4(dＢ) （従来と同一） 第２ＰＷＭのフィルタ設計ポイントは、 周波数 Ｆ₂ ＝1/Ｔ＝1/4.096(ｍｓ) ≒244(Hz) （従来と同一） 減衰量 Ｇ₂ ＝20・log{(π/2ⁿ⁺²)＋20・log(2^m) ≒20・log(0.000047937) ＋20・log(256) ＝−86.4(dＢ) ＋48.2(dＢ) ＝−38.2(dＢ) （従来より48(dＢ) 軽減） となる。

【００４９】ここで図６及び図７を参照して、本発明に
おけるＰＷＭタイマによりＰＷＭ出力を生成する動作を
説明する。

【００５０】まず、マイコン内に設定される記憶部（バ
ッファ）を次のように定義する。

【００５１】 ｘ ：出力したいカウント値をセットしておくバッファ ｘ_m ：ｘの上位ｍビットを保存しておくバッファ ｘ_k ：ｘの下位ｋビットを保存しておくバッファ Ｃ ：ソフトウエアによるＰＷＭ出力用バッファ Ｄ ：ハードウエアによるＰＷＭ出力用バッファ 図６に示す基本動作では、初めのステップ１でＣを０に
セットし（Ｃ＝０）、次のステップ２で演算を実行す
る。そして、ステップ３で、演算の結果を出力したいカ
ウント値をｘにセットして、初めに戻る。

【００５２】次に、図７は、ハードウエアのＰＷＭタイ
マに対する割り込み動作を示す。この動作では、初めの
ステップ１１で“Ｃ＝０？”を判定する。Ｃ＝０なら
ば、次のステップ１２及び１３で、ｘの上位ｍビットを
ｘ_m に、ｘの下位ｋビットをｘ_k にそれぞれ格納する。
一方、ステップ１１の判定でＣ＝０でないときは、次の
ステップ１４において“Ｃ≧ｘ_k ？”を判定する。これ
が“ＹＥＳ”ならば、ステップ１５でｘ_m をＤにセット
し、“ＮＯ”ならば、ステップ１６で（ｘ_m ＋１）をＤ
にセットする。そして、ステップ１７でＣ＝Ｃ＋１、す
なわちバッファＣの値に１を加える。次に、ステップ１
８において“Ｃ≧２^k ？”を判定し、“ＮＯ”ならば、
初めに戻り、“ＹＥＳ”ならば、ステップ１９でＣ＝
０、すなわちＣを０にセットして、初めに戻る。

【００５３】本発明によれば、上記のような第１ＰＷＭ
出力及び第２ＰＷＭ出力を用いてＤ／Ａ変換を行うの
で、ＰＷＭタイマの後段に設けられるフィルタを前述の
ＲＣ２段のローパスフィルタで構成した場合、前記と同
様にＣ＝0.1 μＦで固定したとき、抵抗値は、従来の方
式ではＲ＝ 910(kΩ) であったが、本発明ではＲ＝68(k
Ω) となる。

【００５４】この定数におけるステップ応答特性は、図
５（Ｂ）に示すように、63％応答で約 22 ｍｓ，99.9％
応答で約 200ｍｓである。従って、本発明によれば、従
来の方式（図１１（Ｂ））と比較して、応答が約10倍も
速いＤ／Ａコンバータが得られる。

【図面の簡単な説明】

【図１】本発明の基本構成を示す図。

【図２】本発明におけるＰＷＭ波形の例を示す図。

【図３】図２の第１ＰＷＭ波形に対する第２ＰＷＭ波形
を示す図。

【図４】第２ＰＷＭ波形のフィルタ条件を決めるフーリ
エ級数の波形を示す図。

【図５】本発明によるフィルタ設計ポイント及び応答特
性を示す図。

【図６】本発明の基本動作を示すフローチャート。

【図７】本発明においてＰＷＭタイマに対する割り込み
動作を示すフローチャート。

【図８】従来のＤ／Ａコンバータの基本構成を示す図。

【図９】図８の具体的な回路構成を示す図。

【図１０】従来のＰＷＭ波形の例を示す図。

【図１１】従来のフィルタ設計ポイント及び応答特性を
示す図。

【符号の説明】

１…ハードウエアによるＰＷＭタイマ、２…ローパスフ
ィルタ、３…電圧／電流変換器、４…ソフトウエアによ
るＰＷＭタイマ、２１…ＲＣフィルタ、２２…抵抗、２
３…スイッチング素子、３１…オペアンプ、３２…トラ
ンジスタ、３３…抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市田 俊司 神奈川県藤沢市川名１−12−２ 山武ハネ ウエル株式会社藤沢工場内

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定パルス幅の矩形波信号を出力するタイ
   マと、該タイマの出力側に接続したフィルタとを備え、
   該フィルタに前記矩形波信号を入力することによりディ
   ジタル／アナログ変換を行うパルス幅変調方式のディジ
   タル／アナログ変換器において、前記矩形波信号は、必
   要な分解能を表わすビット数（ｎ）を上位ビット数
   （ｍ）と下位ビット数（ｋ）とに分割して得られる上位
   ビットの第１信号と下位ビットの第２信号とで構成さ
   れ、前記第２信号は、予め設定したプログラムにより、
   前記第１信号のビット数（ｍ）を１ビットとして前記下
   位ビット数（ｋ）生成されることを特徴とするディジタ
   ル／アナログ変換器。
2. 【請求項２】請求項１記載のディジタル／アナログ変換
   器において、前記第１信号と前記第２信号の波形成分に
   より前記フィルタ回路の設計条件を決定するようにした
   ことを特徴とするディジタル／アナログ変換器。