JPH08202649A - ダイレクトフラッシュメモリアクセス方式 - Google Patents
ダイレクトフラッシュメモリアクセス方式Info
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- JPH08202649A JPH08202649A JP864895A JP864895A JPH08202649A JP H08202649 A JPH08202649 A JP H08202649A JP 864895 A JP864895 A JP 864895A JP 864895 A JP864895 A JP 864895A JP H08202649 A JPH08202649 A JP H08202649A
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- JP
- Japan
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- flash memory
- memory
- data
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Abstract
(57)【要約】
【目的】 特定のアルゴリズムに従ってＣＰＵが制御し
ていたフラッシュメモリへの書き込みを、ＣＰＵの介在
なしに行うことができるダイレクトフラッシュメモリア
クセス方式の提供。 【構成】 ＤＭＡＲＱ（ダイレクトメモリアクセス要
求）信号１１により起動されると、ＣＰＵ１に無関係に
直接フラッシュメモリ６の書き込みアドレスをフラッシ
ュメモリ６に送出するダイレクトメモリアクセスコント
ローラ２と、ＤＭＡＲＱ信号１１に応答してフラッシュ
メモリ６のアルゴリズムに従ったデータを生成し、フラ
ッシュメモリ６に送出するフラッシュメモリデータジェ
ネレータ５とを、備え、フラッシュメモリ６は、ダイレ
クトメモリアクセスコントローラ２から受信した書き込
みアドレスに、フラッシュメモリデータジェネレータ５
から受信したフラッシュメモリ６のアルゴリズムに従っ
たデータを格納する。
ていたフラッシュメモリへの書き込みを、ＣＰＵの介在
なしに行うことができるダイレクトフラッシュメモリア
クセス方式の提供。 【構成】 ＤＭＡＲＱ（ダイレクトメモリアクセス要
求）信号１１により起動されると、ＣＰＵ１に無関係に
直接フラッシュメモリ６の書き込みアドレスをフラッシ
ュメモリ６に送出するダイレクトメモリアクセスコント
ローラ２と、ＤＭＡＲＱ信号１１に応答してフラッシュ
メモリ６のアルゴリズムに従ったデータを生成し、フラ
ッシュメモリ６に送出するフラッシュメモリデータジェ
ネレータ５とを、備え、フラッシュメモリ６は、ダイレ
クトメモリアクセスコントローラ２から受信した書き込
みアドレスに、フラッシュメモリデータジェネレータ５
から受信したフラッシュメモリ６のアルゴリズムに従っ
たデータを格納する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイレクトメモリアク
セス方式に関し、特に、フラッシュメモリに対するダイ
レクトメモリアクセスによる書き込み方式に関する。
セス方式に関し、特に、フラッシュメモリに対するダイ
レクトメモリアクセスによる書き込み方式に関する。
【０００２】
【従来の技術】フラッシュメモリは電気的に消去可能な
プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯ
Ｍ）である。フラッシュメモリへの書き込みは、後に図
示して説明する特定のアルゴリズムに従って制御され
る。
プログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯ
Ｍ）である。フラッシュメモリへの書き込みは、後に図
示して説明する特定のアルゴリズムに従って制御され
る。
【０００３】従来のフラッシュメモリに対する書き込み
方式は、前記特定のアルゴリズムに従ったフラッシュメ
モリの制御をＣＰＵ（中央処理ユニット）を用いること
で実現している。
方式は、前記特定のアルゴリズムに従ったフラッシュメ
モリの制御をＣＰＵ（中央処理ユニット）を用いること
で実現している。
【０００４】
【発明が解決しようとする課題】この従来のフラッシュ
メモリへの書き込み方式では、ＣＰＵが前記特定のアル
ゴリズムに従いフラッシュメモリの制御を行っているた
め、ＣＰＵの拘束時間が大きく、システムの性能を下げ
ているという問題点があった。
メモリへの書き込み方式では、ＣＰＵが前記特定のアル
ゴリズムに従いフラッシュメモリの制御を行っているた
め、ＣＰＵの拘束時間が大きく、システムの性能を下げ
ているという問題点があった。
【０００５】また、前記特定のアルゴリズムを意識した
制御用プログラムがＣＰＵにとって必要となり、ＣＰＵ
のプログラム容量も大きくなってしまうという問題点が
あった。
制御用プログラムがＣＰＵにとって必要となり、ＣＰＵ
のプログラム容量も大きくなってしまうという問題点が
あった。
【０００６】それ故、本発明の課題は、ＣＰＵに無関係
にフラッシュメモリへの書き込みが行えるダイレクトフ
ラッシュメモリアクセス方式を提供し、ＣＰＵの拘束時
間を短縮し、システムの性能を向上させると共に、ＣＰ
Ｕのプログラム容量の短縮化を計ることにある。
にフラッシュメモリへの書き込みが行えるダイレクトフ
ラッシュメモリアクセス方式を提供し、ＣＰＵの拘束時
間を短縮し、システムの性能を向上させると共に、ＣＰ
Ｕのプログラム容量の短縮化を計ることにある。
【０００７】
【課題を解決するための手段】本発明によれば、ＣＰＵ
と、フラッシュメモリと、ダイレクトメモリアクセス要
求信号により起動されると、前記ＣＰＵに無関係に直接
前記フラッシュメモリの書き込みアドレスを前記フラッ
シュメモリに送出するダイレクトメモリアクセスコント
ローラと、前記ダイレクトメモリアクセス要求信号に応
答して前記フラッシュメモリのアルゴリズムに従ったデ
ータを生成し、前記フラッシュメモリに送出するフラッ
シュメモリデータジェネレータとを、備え、前記フラッ
シュメモリは、前記ダイレクトメモリアクセスコントロ
ーラから受信した前記書き込みアドレスに、前記フラッ
シュメモリデータジェネレータから受信した前記フラッ
シュメモリのアルゴリズムに従ったデータを格納するこ
とを特徴とするダイレクトフラッシュメモリアクセス方
式が得られる。
と、フラッシュメモリと、ダイレクトメモリアクセス要
求信号により起動されると、前記ＣＰＵに無関係に直接
前記フラッシュメモリの書き込みアドレスを前記フラッ
シュメモリに送出するダイレクトメモリアクセスコント
ローラと、前記ダイレクトメモリアクセス要求信号に応
答して前記フラッシュメモリのアルゴリズムに従ったデ
ータを生成し、前記フラッシュメモリに送出するフラッ
シュメモリデータジェネレータとを、備え、前記フラッ
シュメモリは、前記ダイレクトメモリアクセスコントロ
ーラから受信した前記書き込みアドレスに、前記フラッ
シュメモリデータジェネレータから受信した前記フラッ
シュメモリのアルゴリズムに従ったデータを格納するこ
とを特徴とするダイレクトフラッシュメモリアクセス方
式が得られる。
【０００８】更に本発明によれば、前記フラッシュメモ
リに書き込まれるべき書き込みデータを格納しているデ
ータメモリと、このデータメモリを制御するメモリコン
トローラとを、更に、有し、前記ＣＰＵは、前記メモリ
コントローラに、前記データメモリから前記フラッシュ
メモリへの前記書き込みデータの書き込みを指示する制
御信号を送出し、前記メモリコントローラは、前記制御
信号を受けると、前記ダイレクトメモリアクセス要求信
号を前記ダイレクトメモリアクセスコントローラと前記
フラッシュメモリデータジェネレータとに送出すること
を特徴とするダイレクトフラッシュメモリアクセス方式
が得られる。
リに書き込まれるべき書き込みデータを格納しているデ
ータメモリと、このデータメモリを制御するメモリコン
トローラとを、更に、有し、前記ＣＰＵは、前記メモリ
コントローラに、前記データメモリから前記フラッシュ
メモリへの前記書き込みデータの書き込みを指示する制
御信号を送出し、前記メモリコントローラは、前記制御
信号を受けると、前記ダイレクトメモリアクセス要求信
号を前記ダイレクトメモリアクセスコントローラと前記
フラッシュメモリデータジェネレータとに送出すること
を特徴とするダイレクトフラッシュメモリアクセス方式
が得られる。
【０００９】また本発明によれば、前記メモリコントロ
ーラは、前記制御信号を受けると、前記ダイレクトメモ
リアクセス要求信号を前記ダイレクトメモリアクセスコ
ントローラと前記フラッシュメモリデータジェネレータ
とに送出すると共に、前記データメモリからの前記書き
込みデータを前記フラッシュメモリデータジェネレータ
に送出することを特徴とするダイレクトフラッシュメモ
リアクセス方式が得られる。
ーラは、前記制御信号を受けると、前記ダイレクトメモ
リアクセス要求信号を前記ダイレクトメモリアクセスコ
ントローラと前記フラッシュメモリデータジェネレータ
とに送出すると共に、前記データメモリからの前記書き
込みデータを前記フラッシュメモリデータジェネレータ
に送出することを特徴とするダイレクトフラッシュメモ
リアクセス方式が得られる。
【００１０】更に本発明によれば、前記フラッシュメモ
リデータジェネレータは、前記フラッシュメモリが前記
フラッシュメモリのアルゴリズムに従ったデータを格納
した後に、前記データメモリからの前記書き込みデータ
を前記フラッシュメモリに送出し、前記フラッシュメモ
リは、前記ダイレクトメモリアクセスコントローラから
受信した前記書き込みアドレスに、前記フラッシュメモ
リデータジェネレータから受信した前記データメモリか
らの前記書き込みデータを格納することを特徴とするダ
イレクトフラッシュメモリアクセス方式が得られる。
リデータジェネレータは、前記フラッシュメモリが前記
フラッシュメモリのアルゴリズムに従ったデータを格納
した後に、前記データメモリからの前記書き込みデータ
を前記フラッシュメモリに送出し、前記フラッシュメモ
リは、前記ダイレクトメモリアクセスコントローラから
受信した前記書き込みアドレスに、前記フラッシュメモ
リデータジェネレータから受信した前記データメモリか
らの前記書き込みデータを格納することを特徴とするダ
イレクトフラッシュメモリアクセス方式が得られる。
【００１１】また本発明によれば、前記データメモリ
は、前記フラッシュメモリに書き込まれるべき前記書き
込みデータを格納しているフロッピィディスクであり、
前記メモリコントローラは、このフロッピィディスクを
制御するフロッピィディスクコントローラであることを
特徴とするダイレクトフラッシュメモリアクセス方式が
得られる。
は、前記フラッシュメモリに書き込まれるべき前記書き
込みデータを格納しているフロッピィディスクであり、
前記メモリコントローラは、このフロッピィディスクを
制御するフロッピィディスクコントローラであることを
特徴とするダイレクトフラッシュメモリアクセス方式が
得られる。
【００１２】このように本発明の一態様によるダイレク
トフラッシュメモリアクセス方式は、フラッシュメモリ
と、ＣＰＵの介在なしに直接フラッシュメモリの読み書
き制御を行うダイレクトメモリアクセスコントローラ
と、データメモリ（フロッピィディスク）からの書き込
みデータの読み書き制御を行うデータメモリ（フロッピ
ィディスク）コントローラと、フラッシュメモリのアル
ゴリズムに従ったデータを生成するフラッシュメモリデ
ータジェネレータとを備えている。
トフラッシュメモリアクセス方式は、フラッシュメモリ
と、ＣＰＵの介在なしに直接フラッシュメモリの読み書
き制御を行うダイレクトメモリアクセスコントローラ
と、データメモリ（フロッピィディスク）からの書き込
みデータの読み書き制御を行うデータメモリ（フロッピ
ィディスク）コントローラと、フラッシュメモリのアル
ゴリズムに従ったデータを生成するフラッシュメモリデ
ータジェネレータとを備えている。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は、本発明の一実施例によるダイレク
トフラッシュメモリアクセス方式を示している。このダ
イレクトフラッシュメモリアクセス方式においては、ま
ず、ＣＰＵ１は、ＦＤ（フロッピィディスク）３からフ
ラッシュメモリ６への書き込みデータの書き込みを指示
するＦＤ制御信号１４を、ＦＤコントローラ４に対し送
出する。ＦＤコントローラ４は、書き込みを指示するＦ
Ｄ制御信号１４に応答して、ダイレクトメモリアクセス
コントローラ２に対し、ＤＭＡＲＱ（ダイレクトメモリ
アクセス要求）信号１１をアクティブにし、ダイレクト
メモリアクセス要求を行うと共に、フラッシュメモリデ
ータジェネレータ５に対してもアクティブなＤＭＡＲＱ
信号１１によりダイレクトメモリアクセス要求が出され
たことを知らせる。ダイレクトメモリアクセスコントロ
ーラ２は、アクティブなＤＭＡＲＱ信号１１を受ける
と、ＣＰＵ１に対しＣＰＵホールド信号１０によりＣＰ
Ｕ１をホールドすると共に、フラッシュメモリ６に対
し、アドレスバス８でアドレスを指定する。ＦＤコント
ローラ４は、書き込みを指示するＦＤ制御信号１４を受
けると、更に、ＦＤ３からＦＤデータ９を読み込み、読
み込んだＦＤデータをデータバス７に送出する。
トフラッシュメモリアクセス方式を示している。このダ
イレクトフラッシュメモリアクセス方式においては、ま
ず、ＣＰＵ１は、ＦＤ（フロッピィディスク）３からフ
ラッシュメモリ６への書き込みデータの書き込みを指示
するＦＤ制御信号１４を、ＦＤコントローラ４に対し送
出する。ＦＤコントローラ４は、書き込みを指示するＦ
Ｄ制御信号１４に応答して、ダイレクトメモリアクセス
コントローラ２に対し、ＤＭＡＲＱ（ダイレクトメモリ
アクセス要求）信号１１をアクティブにし、ダイレクト
メモリアクセス要求を行うと共に、フラッシュメモリデ
ータジェネレータ５に対してもアクティブなＤＭＡＲＱ
信号１１によりダイレクトメモリアクセス要求が出され
たことを知らせる。ダイレクトメモリアクセスコントロ
ーラ２は、アクティブなＤＭＡＲＱ信号１１を受ける
と、ＣＰＵ１に対しＣＰＵホールド信号１０によりＣＰ
Ｕ１をホールドすると共に、フラッシュメモリ６に対
し、アドレスバス８でアドレスを指定する。ＦＤコント
ローラ４は、書き込みを指示するＦＤ制御信号１４を受
けると、更に、ＦＤ３からＦＤデータ９を読み込み、読
み込んだＦＤデータをデータバス７に送出する。
【００１５】フラッシュメモリデータジェネレータ５
は、前記アクティブなＤＭＡＲＱ信号１１に応答して、
フラッシュメモリ６のアルゴリズムに従ったデータを生
成し、図２で示すフラッシュメモリ６の制御アルゴリズ
ムのフローに従い、メモリ制御信号１３を書き込み状態
とする等して、フラッシュメモリ６に対して生成したデ
ータを、アドレスバス８で指定されたフラッシュメモリ
６のアドレスに、データバス７´を介して書き込む。こ
の後、フラッシュメモリデータジェネレータ５は、メモ
リ制御信号１３を書き込み状態とする等して、データバ
ス７からＦＤデータをアドレスバス８で指定されたフラ
ッシュメモリ６のアドレスに、データバス７´を介して
書き込む。データの書き込みが終了すると、フラッシュ
メモリデータジェネレータ５は、ＤＭＡＡＣＫ（ダイレ
クトメモリアクセス応答）信号１２をアクティブにし、
ＦＤコントローラ４にＤＭＡサイクルの終了を知らせ
る。なお、図１において、データバス７”はＣＰＵ１と
ダイレクトメモリアクセスコントローラ２とフラッシュ
メモリデータジェネレータ５とを接続している。
は、前記アクティブなＤＭＡＲＱ信号１１に応答して、
フラッシュメモリ６のアルゴリズムに従ったデータを生
成し、図２で示すフラッシュメモリ６の制御アルゴリズ
ムのフローに従い、メモリ制御信号１３を書き込み状態
とする等して、フラッシュメモリ６に対して生成したデ
ータを、アドレスバス８で指定されたフラッシュメモリ
６のアドレスに、データバス７´を介して書き込む。こ
の後、フラッシュメモリデータジェネレータ５は、メモ
リ制御信号１３を書き込み状態とする等して、データバ
ス７からＦＤデータをアドレスバス８で指定されたフラ
ッシュメモリ６のアドレスに、データバス７´を介して
書き込む。データの書き込みが終了すると、フラッシュ
メモリデータジェネレータ５は、ＤＭＡＡＣＫ（ダイレ
クトメモリアクセス応答）信号１２をアクティブにし、
ＦＤコントローラ４にＤＭＡサイクルの終了を知らせ
る。なお、図１において、データバス７”はＣＰＵ１と
ダイレクトメモリアクセスコントローラ２とフラッシュ
メモリデータジェネレータ５とを接続している。
【００１６】次に図２で示すフラッシュメモリの制御ア
ルゴリズムのフローについて図１をも参照して説明す
る。
ルゴリズムのフローについて図１をも参照して説明す
る。
【００１７】ＤＭＡＲＱ信号１１がアクティブになる
と、ダイレクトメモリアクセスコントローラ２は指定さ
れたアドレスをアドレスバス８へ出力する。ＤＭＡＲＱ
信号１１がアクティブになると、フラッシュメモリデー
タジェネレータ５は、メモリ制御信号１３を書き込み状
態とし、書き込みデータ「２０Ｈ」、「Ｄ０Ｈ」、及び
「７０Ｈ」を生成し、生成した書き込みデータ「２０
Ｈ」、「Ｄ０Ｈ」、及び「７０Ｈ」をフラッシュメモリ
６へ書き込む（ステップａ、ｂ、及びｃ）。続いて、フ
ラッシュメモリデータジェネレータ５は、メモリ制御信
号１３を読み込み状態とし、データ（ステータス・レジ
スタＳＲのデータ）を読み込み（ステップｄ）、この読
み込みを、データ（ステータス・レジスタＳＲのデー
タ）の最上位ビット（ＳＲ．７）が「１」となる（ステ
ップｅ）まで、繰り返し、ステップｅにおいて、最上位
ビット（ＳＲ．７）が「１」となった所で消去のフェイ
ズが終了する。
と、ダイレクトメモリアクセスコントローラ２は指定さ
れたアドレスをアドレスバス８へ出力する。ＤＭＡＲＱ
信号１１がアクティブになると、フラッシュメモリデー
タジェネレータ５は、メモリ制御信号１３を書き込み状
態とし、書き込みデータ「２０Ｈ」、「Ｄ０Ｈ」、及び
「７０Ｈ」を生成し、生成した書き込みデータ「２０
Ｈ」、「Ｄ０Ｈ」、及び「７０Ｈ」をフラッシュメモリ
６へ書き込む（ステップａ、ｂ、及びｃ）。続いて、フ
ラッシュメモリデータジェネレータ５は、メモリ制御信
号１３を読み込み状態とし、データ（ステータス・レジ
スタＳＲのデータ）を読み込み（ステップｄ）、この読
み込みを、データ（ステータス・レジスタＳＲのデー
タ）の最上位ビット（ＳＲ．７）が「１」となる（ステ
ップｅ）まで、繰り返し、ステップｅにおいて、最上位
ビット（ＳＲ．７）が「１」となった所で消去のフェイ
ズが終了する。
【００１８】この後、更に、フラッシュメモリデータジ
ェネレータ５は、メモリ制御信号１３を書き込み状態と
し、書き込みデータ「４０Ｈ」をフラッシュメモリ６へ
書き込み（ステップｆ）、次に、ＦＤコントローラ４か
ら出力バス７へ出力されたデータを書き込む（ステップ
ｇ）。この後、フラッシュメモリデータジェネレータ５
は、前述の消去のフェイズ（ステップｃ、ｄ、及びｅ）
と同様に、データの書き込み読み出しを行う（ステップ
ｈ、ｉ、及びｊ）。フラッシュメモリデータジェネレー
タ５は、最後に読み込んだデータのステータスをチェッ
クし（ステップｋ）、ＯＫであれば、ＤＭＡＡＣＫ信号
１２をアクティブにし、ＤＭＡサイクルが終了する。
ェネレータ５は、メモリ制御信号１３を書き込み状態と
し、書き込みデータ「４０Ｈ」をフラッシュメモリ６へ
書き込み（ステップｆ）、次に、ＦＤコントローラ４か
ら出力バス７へ出力されたデータを書き込む（ステップ
ｇ）。この後、フラッシュメモリデータジェネレータ５
は、前述の消去のフェイズ（ステップｃ、ｄ、及びｅ）
と同様に、データの書き込み読み出しを行う（ステップ
ｈ、ｉ、及びｊ）。フラッシュメモリデータジェネレー
タ５は、最後に読み込んだデータのステータスをチェッ
クし（ステップｋ）、ＯＫであれば、ＤＭＡＡＣＫ信号
１２をアクティブにし、ＤＭＡサイクルが終了する。
【００１９】
【発明の効果】以上説明したように本発明は、ＣＰＵの
介在なしにフラッシュメモリへの書き込みを実現してお
り、書き込みサイクルは、従来の１／９となり書き込み
時間の短縮が計れるという効果がある。
介在なしにフラッシュメモリへの書き込みを実現してお
り、書き込みサイクルは、従来の１／９となり書き込み
時間の短縮が計れるという効果がある。
【００２０】またＣＰＵにフラッシュメモリの書き込み
アルゴリズムを意識した制御用プログラムも必要としな
いので、ＣＰＵのプログラム容量も小さくなるという効
果がある。
アルゴリズムを意識した制御用プログラムも必要としな
いので、ＣＰＵのプログラム容量も小さくなるという効
果がある。
【図１】本発明の一実施例によるダイレクトフラッシュ
メモリアクセス方式のブロック図である。
メモリアクセス方式のブロック図である。
【図２】図１のダイレクトフラッシュメモリアクセス方
式のフラッシュメモリデータジェネレータ５によるフラ
ッシュメモリ制御アルゴリズムのフローチャートであ
る。
式のフラッシュメモリデータジェネレータ５によるフラ
ッシュメモリ制御アルゴリズムのフローチャートであ
る。
１ ＣＰＵ ２ ダイレクトメモリアクセスコントローラ ３ ＦＤ ４ ＦＤコントローラ ５ フラッシュメモリデータジェネレータ ６ フラッシュメモリ ７ データバス ７´ データバス ７” データバス ８ アドレスバス ９ ＦＤデータ １０ ＣＰＵホールド信号 １１ ＤＭＡＲＱ信号 １２ ＤＭＡＡＣＫ信号 １３ メモリ制御信号 １４ ＦＤ制御信号
Claims (5)
- 【請求項１】 ＣＰＵと、フラッシュメモリと、ダイレ
クトメモリアクセス要求信号により起動されると、前記
ＣＰＵに無関係に直接前記フラッシュメモリの書き込み
アドレスを前記フラッシュメモリに送出するダイレクト
メモリアクセスコントローラと、前記ダイレクトメモリ
アクセス要求信号に応答して前記フラッシュメモリのア
ルゴリズムに従ったデータを生成し、前記フラッシュメ
モリに送出するフラッシュメモリデータジェネレータと
を、備え、前記フラッシュメモリは、前記ダイレクトメ
モリアクセスコントローラから受信した前記書き込みア
ドレスに、前記フラッシュメモリデータジェネレータか
ら受信した前記フラッシュメモリのアルゴリズムに従っ
たデータを格納することを特徴とするダイレクトフラッ
シュメモリアクセス方式。 - 【請求項２】 前記フラッシュメモリに書き込まれるべ
き書き込みデータを格納しているデータメモリと、この
データメモリを制御するメモリコントローラとを、更
に、有し、 前記ＣＰＵは、前記メモリコントローラに、前記データ
メモリから前記フラッシュメモリへの前記書き込みデー
タの書き込みを指示する制御信号を送出し、 前記メモリコントローラは、前記制御信号を受けると、
前記ダイレクトメモリアクセス要求信号を前記ダイレク
トメモリアクセスコントローラと前記フラッシュメモリ
データジェネレータとに送出することを特徴とする請求
項１に記載のダイレクトフラッシュメモリアクセス方
式。 - 【請求項３】 前記メモリコントローラは、前記制御信
号を受けると、前記ダイレクトメモリアクセス要求信号
を前記ダイレクトメモリアクセスコントローラと前記フ
ラッシュメモリデータジェネレータとに送出すると共
に、前記データメモリからの前記書き込みデータを前記
フラッシュメモリデータジェネレータに送出することを
特徴とする請求項２に記載のダイレクトフラッシュメモ
リアクセス方式。 - 【請求項４】 前記フラッシュメモリデータジェネレー
タは、前記フラッシュメモリが前記フラッシュメモリの
アルゴリズムに従ったデータを格納した後に、前記デー
タメモリからの前記書き込みデータを前記フラッシュメ
モリに送出し、前記フラッシュメモリは、前記ダイレク
トメモリアクセスコントローラから受信した前記書き込
みアドレスに、前記フラッシュメモリデータジェネレー
タから受信した前記データメモリからの前記書き込みデ
ータを格納することを特徴とする請求項３に記載のダイ
レクトフラッシュメモリアクセス方式。 - 【請求項５】 前記データメモリは、前記フラッシュメ
モリに書き込まれるべき前記書き込みデータを格納して
いるフロッピィディスクであり、前記メモリコントロー
ラは、このフロッピィディスクを制御するフロッピィデ
ィスクコントローラであることを特徴とする請求項２〜
４のいずれかに記載のダイレクトフラッシュメモリアク
セス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008648A JP2988512B2 (ja) | 1995-01-24 | 1995-01-24 | ダイレクトフラッシュメモリアクセス装置及びダイレクトフラッシュメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008648A JP2988512B2 (ja) | 1995-01-24 | 1995-01-24 | ダイレクトフラッシュメモリアクセス装置及びダイレクトフラッシュメモリアクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08202649A true JPH08202649A (ja) | 1996-08-09 |
| JP2988512B2 JP2988512B2 (ja) | 1999-12-13 |
Family
ID=11698772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008648A Expired - Fee Related JP2988512B2 (ja) | 1995-01-24 | 1995-01-24 | ダイレクトフラッシュメモリアクセス装置及びダイレクトフラッシュメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988512B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030062070A (ko) * | 2002-01-16 | 2003-07-23 | 한국전자통신연구원 | 플래시 메모리 액세스 제어 장치 및 방법 |
-
1995
- 1995-01-24 JP JP7008648A patent/JP2988512B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030062070A (ko) * | 2002-01-16 | 2003-07-23 | 한국전자통신연구원 | 플래시 메모리 액세스 제어 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2988512B2 (ja) | 1999-12-13 |
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