JPH08168239A - ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路 - Google Patents
ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路Info
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- JPH08168239A JPH08168239A JP31073294A JP31073294A JPH08168239A JP H08168239 A JPH08168239 A JP H08168239A JP 31073294 A JP31073294 A JP 31073294A JP 31073294 A JP31073294 A JP 31073294A JP H08168239 A JPH08168239 A JP H08168239A
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Abstract
(57)【要約】
【目的】ゼロボルトスイッチパルス幅変調（ＺＶＳ−Ｐ
ＷＭ）型のスイッチングレギュレータに含まれる２つの
スイッチ素子Ｑ1,Ｑ2を駆動する制御回路を提供する。 【構成】基準電圧Ｖrefとの誤差を検出する誤差増幅器
Ａと、三角波発振器ＯＳＣと、コンパレータＫとによ
り、誤差電圧に応じたデューティ比を有する一定周波数
のパルス信号を生成する。このパルス信号に基づき、イ
ンバータＩＮＶ、フリップフロップＦＦ1,ＦＦ2、積分
回路ＩＮＴ1,ＩＮＴ2及び排他的論理和回路ＥＸ1,ＥＸ2
とによって、２つのスイッチ素子Ｑ1,Ｑ2のそれぞれの
駆動信号を生成する。この回路構成により、一定のデッ
ドタイムをはさんで両方のスイッチ素子が交互にオン状
態となる。
ＷＭ）型のスイッチングレギュレータに含まれる２つの
スイッチ素子Ｑ1,Ｑ2を駆動する制御回路を提供する。 【構成】基準電圧Ｖrefとの誤差を検出する誤差増幅器
Ａと、三角波発振器ＯＳＣと、コンパレータＫとによ
り、誤差電圧に応じたデューティ比を有する一定周波数
のパルス信号を生成する。このパルス信号に基づき、イ
ンバータＩＮＶ、フリップフロップＦＦ1,ＦＦ2、積分
回路ＩＮＴ1,ＩＮＴ2及び排他的論理和回路ＥＸ1,ＥＸ2
とによって、２つのスイッチ素子Ｑ1,Ｑ2のそれぞれの
駆動信号を生成する。この回路構成により、一定のデッ
ドタイムをはさんで両方のスイッチ素子が交互にオン状
態となる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータの制御回路に関し、特にゼロボルトスイッチング
（ＺＶＳ）パルス幅変調（ＰＷＭ）型のスイッチングレ
ギュレータの制御回路に関する。
ータの制御回路に関し、特にゼロボルトスイッチング
（ＺＶＳ）パルス幅変調（ＰＷＭ）型のスイッチングレ
ギュレータの制御回路に関する。
【０００２】
【従来の技術】スイッチングレギュレータは、小型、高
効率の電源として広く使用されており、各種の回路構成
のものが実用化されている。スイッチングレギュレータ
では、一般的に、パルス幅変調（ＰＷＭ；Pulse Width
Modulation）によって出力電圧の制御が行なわれてい
る。ＰＷＭ型のスイッチングレギュレータにおいてスイ
ッチングノイズを低減するとともにさらなる電力変換効
率の向上を実現する新しい技術として、ゼロボルトスイ
ッチング（ＺＶＳ；Zero Volt Switching）が提唱され
ている（例えば、原田耕介、二宮保、顧文健、共著：
「スイッチングコンバータの基礎」：コロナ社）。
効率の電源として広く使用されており、各種の回路構成
のものが実用化されている。スイッチングレギュレータ
では、一般的に、パルス幅変調（ＰＷＭ；Pulse Width
Modulation）によって出力電圧の制御が行なわれてい
る。ＰＷＭ型のスイッチングレギュレータにおいてスイ
ッチングノイズを低減するとともにさらなる電力変換効
率の向上を実現する新しい技術として、ゼロボルトスイ
ッチング（ＺＶＳ；Zero Volt Switching）が提唱され
ている（例えば、原田耕介、二宮保、顧文健、共著：
「スイッチングコンバータの基礎」：コロナ社）。
【０００３】図３(a)は、ゼロボルトスイッチングパル
ス幅変調（以下、ＺＶＳ−ＰＷＭと称する）型のスイッ
チングレギュレータの基本回路図である。従来の降圧型
のスイッチングレギュレータ回路における転流ダイオー
ドを第２のスイッチ素子に取り替えるとともに、各スイ
ッチ素子に並列にそれぞれコンデンサを接続した構成と
なっている。
ス幅変調（以下、ＺＶＳ−ＰＷＭと称する）型のスイッ
チングレギュレータの基本回路図である。従来の降圧型
のスイッチングレギュレータ回路における転流ダイオー
ドを第２のスイッチ素子に取り替えるとともに、各スイ
ッチ素子に並列にそれぞれコンデンサを接続した構成と
なっている。
【０００４】すなわち、共通接地点と入力端子Ｔ1との
間に入力電源Ｅが接続されるものとして、入力端子Ｔ1
と共通接地点との間に、典型的にはパワーＭＯＳトラン
ジスタからなる第１及び第２のスイッチ素子Ｑ1,Ｑ2が
直列に接続されており、各スイッチ素子Ｑ1,Ｑ2にはそ
れぞれコンデンサＣ1,Ｃ2が並列に接続されている。各
スイッチ素子Ｑ1,Ｑ2は、それぞれのゲート端子Ｇ1,Ｇ2
に印加される電圧でオン／オフの制御がなされるもので
ある。スイッチ素子Ｑ1とスイッチ素子Ｑ2との接続点に
チョークコイルＬの一端が接続され、このチョークコイ
ルＬの他端は出力端子Ｔ2に接続されている。出力端子
Ｔ2と共通接地点との間にはコンデンサＣ3が設けられて
いる。ここで出力端子Ｔ2の電圧を出力電圧Ｖoとする。
負荷抵抗Ｒは、端子Ｔ2と共通接地点との間に接続され
る。
間に入力電源Ｅが接続されるものとして、入力端子Ｔ1
と共通接地点との間に、典型的にはパワーＭＯＳトラン
ジスタからなる第１及び第２のスイッチ素子Ｑ1,Ｑ2が
直列に接続されており、各スイッチ素子Ｑ1,Ｑ2にはそ
れぞれコンデンサＣ1,Ｃ2が並列に接続されている。各
スイッチ素子Ｑ1,Ｑ2は、それぞれのゲート端子Ｇ1,Ｇ2
に印加される電圧でオン／オフの制御がなされるもので
ある。スイッチ素子Ｑ1とスイッチ素子Ｑ2との接続点に
チョークコイルＬの一端が接続され、このチョークコイ
ルＬの他端は出力端子Ｔ2に接続されている。出力端子
Ｔ2と共通接地点との間にはコンデンサＣ3が設けられて
いる。ここで出力端子Ｔ2の電圧を出力電圧Ｖoとする。
負荷抵抗Ｒは、端子Ｔ2と共通接地点との間に接続され
る。
【０００５】各スイッチ素子Ｑ1,Ｑ2の動作タイミング
が図３(b)に示されている。ＺＶＳ−ＰＷＭ型スイッチ
ングレギュレータでは、スイッチ素子Ｑ1,Ｑ2を交互に
オンさせるのであるが、その際、両方のスイッチ素子Ｑ
1,Ｑ2がともにオフ状態となる期間（デッドタイムｔd）
を設けて各スイッチ素子Ｑ1,Ｑ2でのゼロボルトスイッ
チングが実現できるようにし、これにより、スイッチン
グノイズを低減させるとともに電力変換効率を向上させ
ている。第１のスイッチ素子Ｑ1のオン時間をｔa、第２
のスイッチ素子Ｑ2のオフ時間をｔb、繰り返し周期をｔ
sとすると、デッドタイムｔdは、ｔb＝ｔa＋２×ｔdを
満足する一定時間である。また、第１のスイッチ素子Ｑ
1のデューティ比Ｄaは、Ｄa＝ｔa／ｔsであって、ｔdを
一定に保ちつつこのデューティ比Ｄaを変化させること
により、出力電圧Ｖoの制御が行なわれる。
が図３(b)に示されている。ＺＶＳ−ＰＷＭ型スイッチ
ングレギュレータでは、スイッチ素子Ｑ1,Ｑ2を交互に
オンさせるのであるが、その際、両方のスイッチ素子Ｑ
1,Ｑ2がともにオフ状態となる期間（デッドタイムｔd）
を設けて各スイッチ素子Ｑ1,Ｑ2でのゼロボルトスイッ
チングが実現できるようにし、これにより、スイッチン
グノイズを低減させるとともに電力変換効率を向上させ
ている。第１のスイッチ素子Ｑ1のオン時間をｔa、第２
のスイッチ素子Ｑ2のオフ時間をｔb、繰り返し周期をｔ
sとすると、デッドタイムｔdは、ｔb＝ｔa＋２×ｔdを
満足する一定時間である。また、第１のスイッチ素子Ｑ
1のデューティ比Ｄaは、Ｄa＝ｔa／ｔsであって、ｔdを
一定に保ちつつこのデューティ比Ｄaを変化させること
により、出力電圧Ｖoの制御が行なわれる。
【０００６】
【発明が解決しようとする課題】ＺＶＳ−ＰＷＭ型のス
イッチングレギュレータについてはその基本回路構成は
知られているものの、各スイッチ素子を適切に駆動する
ための実用的な制御回路はこれまで実現されておらず、
このため、ＺＶＳ−ＰＷＭ型スイッチングレギュレータ
自体も実用化されていなかった。
イッチングレギュレータについてはその基本回路構成は
知られているものの、各スイッチ素子を適切に駆動する
ための実用的な制御回路はこれまで実現されておらず、
このため、ＺＶＳ−ＰＷＭ型スイッチングレギュレータ
自体も実用化されていなかった。
【０００７】本発明の目的は、ＺＶＳ−ＰＷＭ型スイッ
チングレギュレータの制御回路であって、高精度かつ簡
潔な回路を提供することにある。
チングレギュレータの制御回路であって、高精度かつ簡
潔な回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のゼロボルトスイ
ッチパルス幅変調型スイッチングレギュレータの制御回
路は、ゼロボルトスイッチパルス幅変調型のスイッチン
グレギュレータの制御に使用される制御回路であって、
前記スイッチングレギュレータの出力電圧信号を入力と
し前記出力電圧信号と基準電圧との誤差を検出する誤差
増幅器と、前記誤差の大きさに応じたデューティ比を有
する一定周波数のパルス信号を生成する信号生成回路
と、前記信号生成回路の出力を反転するインバータと、
前記信号生成回路の出力を入力とする第１のフリップフ
ロップと、前記インバータの出力を入力とする第２のフ
リップフロップと、前記第１のフリップフロップの非反
転出力を所定時間遅延させる第１の遅延回路と、前記第
２のフリップフロップの非反転出力を前記所定時間遅延
させる第２の遅延回路と、前記第１の遅延回路の出力と
前記第２のフリップフロップの非反転出力とを入力とす
る第１の排他的論理和回路と、前記第２の遅延回路の出
力と前記第１のフリップフロップの反転出力とを入力と
する第２の排他的論理和回路とを有し、前記各排他的論
理和回路の出力が前記スイッチングレギュレータの各ス
イッチ素子のオン／オフ制御に使用される。
ッチパルス幅変調型スイッチングレギュレータの制御回
路は、ゼロボルトスイッチパルス幅変調型のスイッチン
グレギュレータの制御に使用される制御回路であって、
前記スイッチングレギュレータの出力電圧信号を入力と
し前記出力電圧信号と基準電圧との誤差を検出する誤差
増幅器と、前記誤差の大きさに応じたデューティ比を有
する一定周波数のパルス信号を生成する信号生成回路
と、前記信号生成回路の出力を反転するインバータと、
前記信号生成回路の出力を入力とする第１のフリップフ
ロップと、前記インバータの出力を入力とする第２のフ
リップフロップと、前記第１のフリップフロップの非反
転出力を所定時間遅延させる第１の遅延回路と、前記第
２のフリップフロップの非反転出力を前記所定時間遅延
させる第２の遅延回路と、前記第１の遅延回路の出力と
前記第２のフリップフロップの非反転出力とを入力とす
る第１の排他的論理和回路と、前記第２の遅延回路の出
力と前記第１のフリップフロップの反転出力とを入力と
する第２の排他的論理和回路とを有し、前記各排他的論
理和回路の出力が前記スイッチングレギュレータの各ス
イッチ素子のオン／オフ制御に使用される。
【０００９】本発明において、信号生成回路は、一定周
波数の三角波信号を発生する三角波発振器と、誤差増幅
器の出力と三角波信号を比較してその結果を出力するコ
ンパレータとによって構成することができる。また、同
一の時定数を有する積分回路によって各遅延回路を構成
し、各排他的論理和回路の入力のスレッショホルド電圧
が同一であるようにすることができる。
波数の三角波信号を発生する三角波発振器と、誤差増幅
器の出力と三角波信号を比較してその結果を出力するコ
ンパレータとによって構成することができる。また、同
一の時定数を有する積分回路によって各遅延回路を構成
し、各排他的論理和回路の入力のスレッショホルド電圧
が同一であるようにすることができる。
【００１０】
【作用】フリップフロップと遅延回路と排他的論理和回
路を２個ずつ使用して、デッドタイムを有する適切な出
力が得られるようにしたので、ＺＶＳ−ＰＷＭ型スイッ
チングレギュレータのための高精度の制御回路を簡潔な
構成で実現できる。
路を２個ずつ使用して、デッドタイムを有する適切な出
力が得られるようにしたので、ＺＶＳ−ＰＷＭ型スイッ
チングレギュレータのための高精度の制御回路を簡潔な
構成で実現できる。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例のＺＶＳ−ＰＷＭ
型スイッチングレギュレータの制御回路の構成を示すブ
ロック図であり、図２は図１の制御回路における各点の
電圧の変化を示すタイミングチャートである。この制御
回路は、図３(a)に基本回路図を示すＺＶＳ−ＰＷＭ型
スイッチングレギュレータの制御に好ましく使用される
ものであって、スイッチングレギュレータの出力電圧Ｖ
oを入力とし、各スイッチ素子Ｑ1,Ｑ2の駆動信号を出力
する。この駆動信号に基づき、不図示の駆動回路によっ
て各スイッチ素子Ｑ1,Ｑ2のオン／オフ制御が行なわれ
る。
て説明する。図１は本発明の一実施例のＺＶＳ−ＰＷＭ
型スイッチングレギュレータの制御回路の構成を示すブ
ロック図であり、図２は図１の制御回路における各点の
電圧の変化を示すタイミングチャートである。この制御
回路は、図３(a)に基本回路図を示すＺＶＳ−ＰＷＭ型
スイッチングレギュレータの制御に好ましく使用される
ものであって、スイッチングレギュレータの出力電圧Ｖ
oを入力とし、各スイッチ素子Ｑ1,Ｑ2の駆動信号を出力
する。この駆動信号に基づき、不図示の駆動回路によっ
て各スイッチ素子Ｑ1,Ｑ2のオン／オフ制御が行なわれ
る。
【００１２】基準電圧Ｖrefとスイッチングレギュレー
タの出力電圧Ｖoとを入力とし、これらの間の誤差を検
出して増幅する誤差増幅器Ａが設けられている。また、
一定の周波数で三角波を発振する三角波発振器ＯＳＣが
設けられている。これら誤差増幅器Ａの出力と三角波発
振器ＯＳＣの出力は、コンパレータＫに入力して相互に
比較されるようになっている。さらにこの制御回路に
は、コンパレータＫの出力が入力してこれを反転するイ
ンバータＩＮＶと、コンパレータＫの出力をクロック入
力とする第１のＴ型フリップフロップＦＦ1と、インバ
ータＩＮＶの出力をクロック入力とする第２のＴ型フリ
ップフロップＦＦ2と、第１のフリップフロップのＦＦ1
の非反転出力Ｑが入力する第１の積分回路ＩＮＴ1と、
第２のフリップフロップＦＦ2の非反転出力Ｑが入力す
る第２の積分回路ＩＮＴ2と、第１の積分回路ＩＮＴ1の
出力及び第２のフリップフロップの非反転出力Ｑを入力
とする第１の排他的論理和回路ＥＸ1と、第２の積分回
路ＩＮＴ2の出力及び第１のフリップフロップＦＦ1の反
転出力
タの出力電圧Ｖoとを入力とし、これらの間の誤差を検
出して増幅する誤差増幅器Ａが設けられている。また、
一定の周波数で三角波を発振する三角波発振器ＯＳＣが
設けられている。これら誤差増幅器Ａの出力と三角波発
振器ＯＳＣの出力は、コンパレータＫに入力して相互に
比較されるようになっている。さらにこの制御回路に
は、コンパレータＫの出力が入力してこれを反転するイ
ンバータＩＮＶと、コンパレータＫの出力をクロック入
力とする第１のＴ型フリップフロップＦＦ1と、インバ
ータＩＮＶの出力をクロック入力とする第２のＴ型フリ
ップフロップＦＦ2と、第１のフリップフロップのＦＦ1
の非反転出力Ｑが入力する第１の積分回路ＩＮＴ1と、
第２のフリップフロップＦＦ2の非反転出力Ｑが入力す
る第２の積分回路ＩＮＴ2と、第１の積分回路ＩＮＴ1の
出力及び第２のフリップフロップの非反転出力Ｑを入力
とする第１の排他的論理和回路ＥＸ1と、第２の積分回
路ＩＮＴ2の出力及び第１のフリップフロップＦＦ1の反
転出力
【００１３】
【外１】 を入力とする第２の排他的論理和回路ＥＸ2とを有す
る。第１の排他的論理和回路ＥＸ1からの出力信号は、
端子ａを介して、スイッチングレギュレータの第１のス
イッチ素子Ｑ1（図３参照）の駆動信号となり、同様に
第２の排他的論理和回路ＥＸ2からの出力信号は、端子
ｂを介して、スイッチ素子Ｑ2の駆動信号となる。
る。第１の排他的論理和回路ＥＸ1からの出力信号は、
端子ａを介して、スイッチングレギュレータの第１のス
イッチ素子Ｑ1（図３参照）の駆動信号となり、同様に
第２の排他的論理和回路ＥＸ2からの出力信号は、端子
ｂを介して、スイッチ素子Ｑ2の駆動信号となる。
【００１４】積分回路ＩＮＴ1,ＩＮＴ2は、入力信号を
所定の同一時間だけ遅延させるためのものであり、抵抗
とコンデンサからなるＣＲ型のものであって、同一の時
定数を有する。また排他的論理和回路ＥＸ1,ＥＸ2は、
入力電圧特性に関し、同一のスレッショホルド電圧を有
する。
所定の同一時間だけ遅延させるためのものであり、抵抗
とコンデンサからなるＣＲ型のものであって、同一の時
定数を有する。また排他的論理和回路ＥＸ1,ＥＸ2は、
入力電圧特性に関し、同一のスレッショホルド電圧を有
する。
【００１５】次に、この制御回路の動作を説明する。誤
差増幅器Ａによりスイッチングレギュレータの出力電圧
Ｖoと基準電圧Ｖrefとの誤差が増幅され（図２の参
照）、また、三角波発振器ＯＳＣは一定周波数の三角波
を出力する（図２の参照）。以下の説明から明らかな
ように、三角波の周期が繰り返し周期ｔsとなる。コン
パレータＫは、誤差増幅器Ａの出力（図２の）と三角
波発振器ＯＳＣの出力（図２の）を比較し、図２の
に示されるように、三角波の方の電圧が上回っている期
間、論理値"１"を出力し、その他の期間は論理値"０"を
出力する。したがって、コンパレータＫの出力信号のデ
ューティ比は、誤差増幅器Ａで検出された誤差の大きさ
に対応することになる。
差増幅器Ａによりスイッチングレギュレータの出力電圧
Ｖoと基準電圧Ｖrefとの誤差が増幅され（図２の参
照）、また、三角波発振器ＯＳＣは一定周波数の三角波
を出力する（図２の参照）。以下の説明から明らかな
ように、三角波の周期が繰り返し周期ｔsとなる。コン
パレータＫは、誤差増幅器Ａの出力（図２の）と三角
波発振器ＯＳＣの出力（図２の）を比較し、図２の
に示されるように、三角波の方の電圧が上回っている期
間、論理値"１"を出力し、その他の期間は論理値"０"を
出力する。したがって、コンパレータＫの出力信号のデ
ューティ比は、誤差増幅器Ａで検出された誤差の大きさ
に対応することになる。
【００１６】コンパレータＫの出力は、第１のＴ型フリ
ップフロップＦＦ1のクロック端子ＣＬＫに入力すると
ともに、インバータＩＮＶによって反転されて（図２の
参照）、第２のＴ型フリップフロップＦＦ2のクロッ
ク端子ＣＬＫに入力する。各フリップフロップＦＦ1,Ｆ
Ｆ2がポジティブエッジトリガであるとすると、第１の
フリップフロップＦＦ1の非反転出力Ｑおよび反転出力
ップフロップＦＦ1のクロック端子ＣＬＫに入力すると
ともに、インバータＩＮＶによって反転されて（図２の
参照）、第２のＴ型フリップフロップＦＦ2のクロッ
ク端子ＣＬＫに入力する。各フリップフロップＦＦ1,Ｆ
Ｆ2がポジティブエッジトリガであるとすると、第１の
フリップフロップＦＦ1の非反転出力Ｑおよび反転出力
【００１７】
【外２】 は、それぞれ、図２の及びで示されるようになり、
第２のフリップフロップＦＦ2の非反転出力Ｑは図２の
で示されるようになる。第１のフリップフロップＦＦ
1の出力と第２のフリップフロップＦＦ2の出力とは、コ
ンパレータＫの出力パルスの幅だけ、すなわち、上述の
誤差の大きさに応じて、時間的にずれている。
第２のフリップフロップＦＦ2の非反転出力Ｑは図２の
で示されるようになる。第１のフリップフロップＦＦ
1の出力と第２のフリップフロップＦＦ2の出力とは、コ
ンパレータＫの出力パルスの幅だけ、すなわち、上述の
誤差の大きさに応じて、時間的にずれている。
【００１８】積分回路ＩＮＴ1,ＩＮＴ2では、フリップ
フロップＦＦ1,ＦＦ2の非反転出力Ｑが、そのＣＲの時
定数に応じて積分される。積分回路ＩＮＴ1,ＩＮＴ2の
出力が、図２のとにそれぞれ示されている。第１の
排他的論理和回路ＥＸ1は、第１の積分回路ＩＮＴ1の出
力と第２のフリップフロップＦＦ2の非反転出力Ｑとの
排他的論理和を求めて出力する（図２のａ参照）。すな
わち、コンパレータＫの出力と同様であるが、積分回路
ＩＮＴ1の時定数と排他的論理和回路ＥＸ1の入力のスレ
ッショホルド電圧で定まる所定の時間だけ、パルスの立
上りの時点が遅延している出力が得られる。ここではこ
の所定の時間がＺＶＳ−ＰＷＭ型スイッチングレギュレ
ータのデッドタイムｔdと一致するように、時定数やス
レッショホルド電圧を定めるようにしておく。同様に、
第２の排他的論理和回路ＥＸ2は、第２の積分回路ＩＮ
Ｔ2の出力と第１のフリップフロップＦＦ1の反転出力と
の排他的論理和を求めて出力する（図２のｂ参照）。し
たがって、第２の排他的論理和回路ＥＸ2からは、イン
バータＩＮＶの出力と同様であるが、パルスの立上りが
デッドタイムｔdだけ遅れた出力が得られる。
フロップＦＦ1,ＦＦ2の非反転出力Ｑが、そのＣＲの時
定数に応じて積分される。積分回路ＩＮＴ1,ＩＮＴ2の
出力が、図２のとにそれぞれ示されている。第１の
排他的論理和回路ＥＸ1は、第１の積分回路ＩＮＴ1の出
力と第２のフリップフロップＦＦ2の非反転出力Ｑとの
排他的論理和を求めて出力する（図２のａ参照）。すな
わち、コンパレータＫの出力と同様であるが、積分回路
ＩＮＴ1の時定数と排他的論理和回路ＥＸ1の入力のスレ
ッショホルド電圧で定まる所定の時間だけ、パルスの立
上りの時点が遅延している出力が得られる。ここではこ
の所定の時間がＺＶＳ−ＰＷＭ型スイッチングレギュレ
ータのデッドタイムｔdと一致するように、時定数やス
レッショホルド電圧を定めるようにしておく。同様に、
第２の排他的論理和回路ＥＸ2は、第２の積分回路ＩＮ
Ｔ2の出力と第１のフリップフロップＦＦ1の反転出力と
の排他的論理和を求めて出力する（図２のｂ参照）。し
たがって、第２の排他的論理和回路ＥＸ2からは、イン
バータＩＮＶの出力と同様であるが、パルスの立上りが
デッドタイムｔdだけ遅れた出力が得られる。
【００１９】上述したように、デッドタイムｔdは、積
分回路ＩＮＴ1,ＩＮＴ2の時定数と排他的論理和回路Ｅ
Ｘ1,ＥＸ2のスレッショホルド電圧によって決定するの
で、一定である。繰り返し時間ｔsは三角波発振器ＯＳ
Ｃの発振周波数で定まるので一定であり、端子ａが"１"
である時間ｔaはスイッチングレギュレータの出力電圧
Ｖoと基準電圧Ｖrefとの誤差に応じて変化することにな
る。したがって、ｔb＝ｔa＋２×ｔdが常に成立する。
ＺＶＳ−ＰＷＭ型スイッチングレギュレータの各素子の
定数、入力電圧及び所望の出力電圧に応じて繰り返し周
期ｔsやデッドタイムｔdを定め、また、誤差増幅器Ａの
ゲインなどを適切に設定し、端子ａ,ｂからの出力によ
ってスイッチ素子Ｑ1,Ｑ2がそれぞれオン／オフ制御さ
れるようにしておくことにより、この制御回路によって
ＺＶＳ−ＰＷＭ型スイッチングレギュレータを適切に制
御することができることになる。
分回路ＩＮＴ1,ＩＮＴ2の時定数と排他的論理和回路Ｅ
Ｘ1,ＥＸ2のスレッショホルド電圧によって決定するの
で、一定である。繰り返し時間ｔsは三角波発振器ＯＳ
Ｃの発振周波数で定まるので一定であり、端子ａが"１"
である時間ｔaはスイッチングレギュレータの出力電圧
Ｖoと基準電圧Ｖrefとの誤差に応じて変化することにな
る。したがって、ｔb＝ｔa＋２×ｔdが常に成立する。
ＺＶＳ−ＰＷＭ型スイッチングレギュレータの各素子の
定数、入力電圧及び所望の出力電圧に応じて繰り返し周
期ｔsやデッドタイムｔdを定め、また、誤差増幅器Ａの
ゲインなどを適切に設定し、端子ａ,ｂからの出力によ
ってスイッチ素子Ｑ1,Ｑ2がそれぞれオン／オフ制御さ
れるようにしておくことにより、この制御回路によって
ＺＶＳ−ＰＷＭ型スイッチングレギュレータを適切に制
御することができることになる。
【００２０】
【発明の効果】以上説明したように本発明は、フリップ
フロップと遅延回路と排他的論理和回路などを使用する
簡潔な回路構成で、ＺＶＳ−ＰＷＭ型スイッチングレギ
ュレータのための高精度の制御回路を構成でき、ＺＶＳ
−ＰＷＭ型スイッチングレギュレータが容易に実現でき
るようになるという効果がある。
フロップと遅延回路と排他的論理和回路などを使用する
簡潔な回路構成で、ＺＶＳ−ＰＷＭ型スイッチングレギ
ュレータのための高精度の制御回路を構成でき、ＺＶＳ
−ＰＷＭ型スイッチングレギュレータが容易に実現でき
るようになるという効果がある。
【図１】本発明の一実施例のＺＶＳ−ＰＷＭ型スイッチ
ングレギュレータの制御回路の構成を示すブロック図で
ある。
ングレギュレータの制御回路の構成を示すブロック図で
ある。
【図２】図１の制御回路のフローチャートである。
【図３】(a)はＺＶＳ−ＰＷＭ型スイッチングレギュレ
ータの基本回路図、(b)は各スイッチ素子に対する駆動
信号を示すタイミングチャートである。
ータの基本回路図、(b)は各スイッチ素子に対する駆動
信号を示すタイミングチャートである。
Ａ 誤差増幅器 Ｅ 入力電源 ＥＸ1,ＥＸ2 排他的論理和回路 ＦＦ1,ＦＦ2 フリップフロップ Ｇ1,Ｇ2 ゲート端子 Ｋ コンパレータ ＩＮＶ インバータ ＩＮＴ1,ＩＮＴ2 積分回路 ＯＳＣ 三角波発振器 Ｑ1,Ｑ2 スイッチ素子 Ｔ1,Ｔ2 端子 Ｒ 負荷抵抗 Ｖo 出力電圧 Ｖref 基準電圧
Claims (3)
- 【請求項１】 ゼロボルトスイッチパルス幅変調型のス
イッチングレギュレータの制御に使用される制御回路で
あって、 前記スイッチングレギュレータの出力電圧信号を入力と
し前記出力電圧信号と基準電圧との誤差を検出する誤差
増幅器と、前記誤差の大きさに応じたデューティ比を有
する一定周波数のパルス信号を生成する信号生成回路
と、前記信号生成回路の出力を反転するインバータと、
前記信号生成回路の出力を入力とする第１のフリップフ
ロップと、前記インバータの出力を入力とする第２のフ
リップフロップと、前記第１のフリップフロップの非反
転出力を所定時間遅延させる第１の遅延回路と、前記第
２のフリップフロップの非反転出力を前記所定時間遅延
させる第２の遅延回路と、前記第１の遅延回路の出力と
前記第２のフリップフロップの非反転出力とを入力とす
る第１の排他的論理和回路と、前記第２の遅延回路の出
力と前記第１のフリップフロップの反転出力とを入力と
する第２の排他的論理和回路とを有し、 前記各排他的論理和回路の出力が前記スイッチングレギ
ュレータの各スイッチ素子のオン／オフ制御に使用され
るゼロボルトスイッチパルス幅変調型スイッチングレギ
ュレータの制御回路。 - 【請求項２】 前記信号生成回路が、一定周波数の三角
波信号を発生する三角波発振器と、前記誤差増幅器の出
力と前記三角波信号を比較してその結果を出力するコン
パレータとによって構成された、請求項１に記載のゼロ
ボルトスイッチパルス幅変調型スイッチングレギュレー
タの制御回路。 - 【請求項３】 同一の時定数を有する積分回路によって
前記各遅延回路が構成され、前記各排他的論理和回路の
入力のスレッショホルド電圧が同一である請求項１また
は２に記載のゼロボルトスイッチパルス幅変調型スイッ
チングレギュレータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31073294A JP2677215B2 (ja) | 1994-12-14 | 1994-12-14 | ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31073294A JP2677215B2 (ja) | 1994-12-14 | 1994-12-14 | ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08168239A true JPH08168239A (ja) | 1996-06-25 |
| JP2677215B2 JP2677215B2 (ja) | 1997-11-17 |
Family
ID=18008821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31073294A Expired - Lifetime JP2677215B2 (ja) | 1994-12-14 | 1994-12-14 | ゼロボルトスイッチパルス幅変調型スイッチングレギュレータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677215B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114944747A (zh) * | 2022-06-08 | 2022-08-26 | 哈尔滨理工大学 | 一种新型碳化硅mosfet驱动电路 |
-
1994
- 1994-12-14 JP JP31073294A patent/JP2677215B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2677215B2 (ja) | 1997-11-17 |
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