JPH08139704A

JPH08139704A - データ処理装置およびデータ処理方法

Info

Publication number: JPH08139704A
Application number: JP6274693A
Authority: JP
Inventors: Eizaburo Itakura; 英三郎板倉; Hojinzu Pooru; ホジンズポール
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-11-09
Filing date: 1994-11-09
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】固定ビットレートで伝送されるデータのネッ
トワーク上における遅延ゆらぎを吸収する。【構成】ネットワークより伝送されてきたデータを、
システムデコーダ４において調整回路３１に取り込み、
ネットワーク３上における遅延ゆらぎを吸収した後、そ
のデータをシステムデコード部１３に供給し、オーディ
オストリームとビデオストリームにデコードさせる。ま
た、タイムスタンプ取出回路１１でタイムスタンプを取
り出し、ＰＬＬ回路１２でシステムクロックを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば音声データや画
像データをＭＰＥＧ方式等に従ってエンコードし、所定
の伝送路上に伝送し、これを受信側においてデコードす
る場合に用いて好適なデータ処理装置およびデータ処理
方法に関する。

【０００２】

【従来の技術】図４は、従来のデータ伝送システムの構
成例を表している。

【０００３】エンコーダ１は、伝送すべきビデオ信号お
よびオーディオ信号をＭＰＥＧ−２方式に従ってエンコ
ードし、システムエンコーダ２に入力する。システムエ
ンコーダ２は、入力されたビデオ信号とオーディオ信号
をパケット化するとともに、タイムスタンプを付加し、
ネットワーク３上に伝送する。このネットワーク３は、
例えばＡＴＭ（Asynchronous Transfer Mode：非同期転
送モード）ネットワークとされ、統計多重処理が行われ
る。即ち、所定のパケットのデータを送出するとき、他
のパケットをバッファメモリに保持しておく。そして、
所定のパケットの伝送が完了したとき、他のパケット
（セル）をバッファメモリから読み出し、伝送する処理
を、ネットワークを構成する多数のノード上において実
行する。

【０００４】ネットワーク３を介して伝送されたデータ
は、システムデコーダ４に入力される。システムデコー
ダ４は、例えば図５に示すように、タイムスタンプ取出
回路１１、ＰＬＬ回路１２およびシステムデコード部１
３により構成されている。システムデコード部１３は、
入力されたパケット化されているオーディオデータとビ
デオデータのパケット化を解除し、デコーダ５に出力す
る。

【０００５】一方、タイムスタンプ取出回路１１は、入
力されたデータ中に含まれるタイムスタンプを取り出
し、ＰＬＬ回路１２に出力する。ＰＬＬ回路１２は、入
力されたタイムスタンプを利用して、システムクロック
を生成し、デコーダ５に出力する。ＭＰＥＧ−２方式の
場合、このシステムクロックの周波数は２７ＭＨｚとさ
れている。

【０００６】デコーダ５は、システムデコード部１３よ
り供給されたオーディオデータとビデオデータのストリ
ームを、ＰＬＬ回路１２より入力されたシステムクロッ
クを基にしてデコードする。

【０００７】ＰＬＬ回路１２は、例えば図６に示すよう
に構成されている。減算器２１には、タイムスタンプ取
出回路１１により抽出されたタイムスタンプが入力され
る。このタイムスタンプは、ＭＰＥＧ−２方式のトラン
スポートストリームにおいては、ＰＣＲ（Program Cloc
k Reference）とされている。このトランスポートスト
リームは、１８８バイトの固定パケットとされ、固定速
度のストリームとして伝送される。ＰＣＲは、少なくと
も０．１秒以内の間隔で送信される。送信される場合に
おいては、パケットのヘッダに配置される。

【０００８】このＰＣＲは、エンコーダ１におけるエン
コードのタイミングを、システムエンコーダ２における
システムクロックのカウント値により表している。減算
器２１は、このＰＣＲと、カウンタ２４のシステムクロ
ック（システムデコーダ４におけるシステムクロック）
のカウント値との差を演算する。減算器２１の出力は、
ローパスフィルタ（ＬＰＦ）２２に入力され、平滑され
た後、ＤＡコンバータ兼ＶＣＯ（電圧制御発振器）２３
に入力される。ＤＡコンバータ兼ＶＣＯ２３は、ローパ
スフィルタ２２より入力されたデジタル信号をアナログ
信号に変換し、そのアナログ信号を制御電圧として、そ
の制御電圧に対応する周波数のシステムクロックを発生
する。

【０００９】このシステムクロックは、デコーダ５に供
給されるとともに、カウンタ２４に入力され、カウント
される。そして、カウンタ２４のカウント値が、その時
点におけるシステムクロックの周波数と位相を表す信号
として、減算器２１に供給される。

【００１０】

【発明が解決しようとする課題】このように、送信側に
おいてエンコードしたデータを、ネットワーク３を介し
て受信側に伝送し、受信側においてデコードする場合、
タイムスタンプがデコーダ側に正確に同じ間隔で到着す
れば、デコーダ側におけるシステムクロックを、エンコ
ーダ側におけるシステムクロックに同期させることは容
易である。

【００１１】しかしながら、実際には、ネットワーク３
上において、遅延ゆらぎが発生する。即ち、ネットワー
ク３は、パケット毎にデータを統計多重処理するのであ
るが、所定のパケットと他のパケットを１つの伝送路上
に伝送するには、一方のパケットを伝送しているとき、
他方のパケットをバッファメモリ中に記憶し、待機させ
ておく必要がある。そして、一方のパケットの伝送が完
了したとき、バッファメモリ中に待機させた他方のパケ
ットを伝送する処理を実行する。このような処理が、ネ
ットワーク３内における多数のノード（ＡＴＭスイッ
チ）上において行われるため、伝送されるパケット（Ａ
ＴＭセル）は、ランダムな遅延ゆらぎを有するものとな
る。

【００１２】この遅延ゆらぎを放置しておくと、デコー
ダ側において正確なデコードを行うことが困難になる。

【００１３】そこで、このランダムな遅延ゆらぎを解消
するために、例えばタイムスタンプを、遅延ゆらぎを考
慮した値に書き換えることが考えられる。しかしなが
ら、そのようにすると、ネットワーク３の構成が複雑に
なる。

【００１４】また、ネットワーク３におけるランダムな
遅延ゆらぎをＰＬＬ回路１２により吸収することも考え
られる。しかしながら、この遅延ゆらぎは非常に大きい
ため、ＰＬＬ回路１２でこれを吸収するようにするに
は、ＰＬＬ回路１２が同期を取るのにかなり長い時間を
必要とするか、あるいは、複雑な回路構成とならざるを
得ない。

【００１５】本発明はこのような状況に鑑みてなされた
ものであり、構成を複雑にすることなく、ネットワーク
上において発生する遅延ゆらぎを吸収できるようにする
ものである。

【００１６】

【課題を解決するための手段】本発明のデータ処理装置
は、伝送データに含まれる時刻情報（例えばタイムスタ
ンプＰＣＲ）を抽出する抽出手段（例えば図１のタイム
スタンプ取出回路１１）と、抽出手段により抽出した時
刻情報に基づいて、伝送データを処理する基準となるシ
ステムクロックを生成するシステムクロック生成手段
（例えば図１のＰＬＬ回路１２）と、抽出手段に供給さ
れる伝送データを記憶する記憶手段（例えば図２のバッ
ファメモリ４１）と、記憶手段における伝送データの記
憶量を検出する検出手段（例えば図２のカウンタ４３）
と、検出手段の検出結果に対応して、記憶量が予め設定
した所定の基準値より大きいとき、記憶手段からの伝送
データの読み出しレートが大きくなり、記憶量が予め設
定した所定の基準値より小さいとき、記憶手段からの伝
送データの読み出しレートが小さくなるように、伝送デ
ータの記憶手段からの読み出しレートを制御する読出制
御手段（例えば図２のバッファ制御回路５５）とを備え
ることを特徴とする。

【００１７】時刻情報は、タイムスタンプとすることが
できる。

【００１８】検出手段には、記憶手段に記憶されている
伝送データの単位の数を計数する計数手段（例えば図２
のカウンタ４３）を設けることができる。この場合、そ
の単位はパケットとすることができる。

【００１９】計数手段には、パケットが記憶されたとき
計数値を増加させ、パケットが読み出されたとき計数値
を減少させるようにすることができる。

【００２０】計数手段の計数値をサンプリングするタイ
ミング信号を発生するタイミング信号発生手段（例えば
図２のタイミング信号発生回路４６）と、タイミング信
号発生手段がタイミング信号を発生したとき、所定の基
準値と計数手段の計数値とを比較する比較手段（例えば
図２の比較器４４）と、比較手段が比較する基準値を発
生する基準値発生手段（例えば図２の参照レベル発生器
４５）とをさらに設けるようにすることができる。

【００２１】タイミング信号発生手段は、所定の計数ク
ロックを計数するカウンタ（例えば図２のカウンタ４
７）と、カウンタの計数値と所定の基準カウント値とを
比較する比較器（例えば図２の比較器４８）と、基準カ
ウント値を発生する基準カウント値発生手段（例えば図
２のサンプルタイム発生器４９）とにより構成すること
ができる。

【００２２】読出制御手段には、記憶手段に記憶されて
いる伝送データの読み出しレートを設定する設定手段
（例えば図２の出力レート設定回路５２）と、比較手段
の出力を、伝送データの読み出しレートに変換して、設
定手段に出力する変換手段（例えば図２の変換回路５
１）とを設けることができる。

【００２３】設定手段には、所定の計数クロックをカウ
ントするカウンタ（例えば図２のカウンタ５４）と、変
換手段の出力に対応して所定の読み出しレートを設定す
る読み出しレート設定回路（例えば図２の出力レート設
定回路５２）と、カウンタのカウント値と読み出しレー
ト設定回路の出力とを比較する比較器（例えば図２の比
較器５３）とを設けることができる。

【００２４】本発明のデータ処理方法は、パケットを単
位として伝送される伝送データに含まれるタイムスタン
プを基にシステムクロックを生成し、システムクロック
を基準として伝送データをデコードするデータ処理方法
において、タイムスタンプを抽出する前に、伝送データ
をバッファメモリ（例えば図２のバッファメモリ４１）
に記憶し、バッファメモリに記憶された伝送データのパ
ケットの記憶量を検出し、記憶量が予め設定した所定の
基準値より大きいとき、バッファメモリからの伝送デー
タの読み出しレートを大きくし、記憶量が予め設定した
所定の基準値より小さいとき、バッファメモリからの伝
送データの読み出しレートを小さくすることを特徴とす
る。

【００２５】

【作用】本発明のデータ処理装置およびデータ処理方法
においては、バッファメモリ４１に、パケット単位で伝
送される伝送データが記憶される。そして、バッファメ
モリ４１に記憶されるパケットの数が基準値より大きい
とき、読み出しレートが大きく設定され、基準値より小
さいとき、読み出しレートは小さい値に設定される。従
って、ネットワークを介して伝送されるデータを正確に
処理することが可能になる。

【００２６】

【実施例】本発明においても、図４に示すように、エン
コーダ１によりエンコードされたビデオデータとオーデ
ィオデータがシステムエンコーダ２においてパケット化
され、そこにおいてタイムスタンプが付加された後、遅
延ゆらぎを有するネットワーク３を介して受信側に伝送
される。

【００２７】そして、受信側においては、システムデコ
ーダ４において、パケットが分解され、ビデオストリー
ムとオーディオストリームがデコーダ５に供給されると
ともに、システムデコーダ４において、タイムスタンプ
が分離、抽出され、そのタイムスタンプに同期して、シ
ステムクロックが生成され、デコーダ５に供給される。
デコーダ５においては、システムクロックに基づいて、
オーディオデータとビデオデータのデコード処理が実行
される。

【００２８】本発明においては、システムデコーダ４
が、例えば図１に示すように構成される。即ち、このシ
ステムデコーダ４は、図５のシステムデコーダ４におけ
るタイムスタンプ取出回路１１、ＰＬＬ回路１２および
システムデコード部１３に加えて、調整回路３１を有し
ている。そして、ネットワーク３より供給されたデータ
が調整回路３１により調整された後、システムデコード
部１３とタイムスタンプ取出回路１１に入力されるよう
になされている。

【００２９】図２は、調整回路３１の構成例を表してい
る。この実施例においては、伝送されてきたデータがバ
ッファメモリ４１に一旦記憶された後、システムデコー
ド部１３とタイムスタンプ取出回路１１に供給されるよ
うになされている。このバッファメモリ４１には、パケ
ット単位でデータが記憶されるようになされている。パ
ケット検出器４２は、バッファメモリ４１にパケットが
記憶されると、これを検出し、その検出信号を、カウン
タ４３の加算入力端子に供給するようになされている。

【００３０】カウンタ４３の減算入力端子には、比較器
５３が出力するパケット出力信号が入力されている。バ
ッファ制御回路５５は、比較器５３からパケット出力信
号が入力されると、バッファメモリ４１に記憶されてい
るデータを１パケット分だけ読み出すように制御する。
比較器５３がバッファ制御回路５５に出力する信号の一
部は、上述したように、カウンタ４３の減算入力端子に
供給されている。従って、カウンタ４３は、バッファメ
モリ４１に記憶されているパケットの数を計数すること
になる。

【００３１】カウンタ４３のカウント値は、比較器４４
に供給され、比較器４４において、参照レベル発生器４
５が出力する参照レベルと比較されるようになされてい
る。比較器４４は、タイミング信号発生回路４６が出力
するタイミング信号（イネーブル信号）が入力されたと
き、比較動作を行うようになされている。

【００３２】タイミング信号発生回路４６は、発振器
（ＯＳＣ）５０が出力する計数クロックを計数するカウ
ンタ４７と、バッファメモリ４１に記憶されているパケ
ットの数をサンプリングするタイミングの基準となるサ
ンプルタイム信号を出力するサンプルタイム発生回路４
９と、カウンタ４７のカウント値とサンプルタイム発生
回路４９の出力とを比較し、その比較結果をイネーブル
信号として比較器４４に出力する比較器４８とにより構
成されている。尚、カウンタ４７は、比較器４８の出力
に対応してリセットされるようになされている。

【００３３】比較器４４は、カウンタ４３のカウント値
と、参照レベル発生器４５の出力する参照レベルとを比
較し、その比較結果を、変換回路５１を介して出力レー
ト設定回路５２に出力している。変換回路５１は、比較
器４４が出力するバッファメモリ４１に記憶されている
パケットの記憶量に対応するデータを、バッファメモリ
４１からデータを読み出す場合における出力レートに勘
算する処理を行う。

【００３４】出力レート設定回路５２において設定され
た出力レートは、比較器５３に入力されている。比較器
５３にはまた、発振器５０が出力するクロックをカウン
トするカウンタ５４のカウント値が供給されており、比
較器５３は、カウンタ５４のカウント値が、出力レート
設定回路５２の出力と対応する値になったとき、パケッ
ト出力信号をバッファ制御回路５５に出力するようにな
されている。バッファ制御回路５５は、パケット出力信
号が入力されたとき、バッファメモリ４１を制御し、１
パケット分のデータをバッファメモリ４１から読み出す
ように制御する。尚、比較器５３の出力するパケット出
力信号は、カウンタ５４にリセット信号として供給され
るとともに、カウンタ４３の減算入力端子にも供給され
ている。

【００３５】次に、図３のフローチャートを参照して、
その動作について説明する。最初にステップＳ１におい
て、バッファメモリ４１に最初に入力される第１パケッ
トに対するバッファメモリ４１の初期遅延時間の値が設
定され、さらにステップＳ２において、バッファメモリ
４１の初期出力レートの値が設定される。即ち、バッフ
ァメモリ４１は、そこに記憶されているパケットの数に
対応して、その読み出し（出力レート）が制御されるの
であるが、最初に入力されるパケットに対しては、予め
その伝送経路（ネットワーク３）中において予想される
値が初期設定される。

【００３６】次にステップＳ３に進み、バッファメモリ
４１に記憶されているパケットの数がサンプリングさ
れ、その値が変数ＢＬに設定される。

【００３７】即ち、カウンタ４３は、バッファメモリ４
１にパケットが記憶されたことを、パケット検出器４２
が検出したとき、その出力する検出信号をカウントアッ
プする。また、比較器５３がバッファ制御回路５５にパ
ケット出力信号を出力し、バッファメモリ４１に記憶さ
れている１パケット分のデータの読み出し（出力）を指
令したとき、その比較器５３が出力するパケット出力信
号をカウントダウンする。その結果、カウンタ４３に
は、バッファメモリ４１に記憶されているパケットの数
に対応する値が保持される。

【００３８】一方、比較器４８は、カウンタ４７のカウ
ント値を、サンプルタイム発生回路４９に予め設定され
ている基準値と比較し、カウント値が基準値と等しくな
ったとき、比較器４４にイネーブル信号を出力する。カ
ウンタ４７は、比較器４８がイネーブル信号を出力した
ときリセットされ、再び発振器５０が出力する計数クロ
ックのカウント動作を開始する。このような動作が繰り
返される結果、タイミング信号発生回路４６の比較器４
８は、一定の周期で（サンプルタイム発生回路４９に設
定されている値に対応する周期で）イネーブル信号を発
生することになる。

【００３９】次にステップＳ４において、比較器４４
は、タイミング信号発生回路４６の比較器４８がイネー
ブル信号を出力したタイミングにおいて、カウンタ４３
のカウント値（ＢＬ）を、参照レベル発生器４５に設定
されている参照レベル（ＲＥＦ）と比較する。

【００４０】比較器４４が、カウンタ４３のカウント値
ＢＬと、参照レベル発生器４５の参照レベルＲＥＦとが
等しいと判定した場合、ステップＳ５に進み、変換回路
５１は、出力レート設定回路５２に設定する出力レート
ＯＲを、現在の出力レートＯＲのままとさせる。その
後、ステップＳ３に戻り、それ以降の処理を繰り返し実
行する。

【００４１】即ち、比較器４４は、カウンタ４３のカウ
ント値ＢＬと、参照レベル発生器４５の出力する参照レ
ベルＲＥＦとが等しい場合、変換回路５１を介して出力
レート設定回路５２を制御し、出力レート設定回路５２
において設定されている出力レートＯＲを、そのままの
状態に保持させる。

【００４２】これに対して、ステップＳ４において、カ
ウンタ４３のカウント値ＢＬと、参照レベル発生器４５
の参照レベルＲＥＦが等しくないと判定された場合にお
いては、ステップＳ６に進み、カウント値ＢＬが参照レ
ベルＲＥＦより大きいか否かが判定される。

【００４３】カウント値ＢＬが参照レベルＲＥＦより大
きいと判定された場合においては、ステップＳ１０に進
み、出力レート設定回路５２において設定されている出
力レートＯＲに、予め設定されている変更幅Δを加算し
た値（ＯＲ＋Δ）が、予め設定されている出力レートの
最大値ＭＡＸＲより小さいか否かが判定される。ＯＲ＋
Δが、ＭＡＸＲより小さい場合においては、ステップＳ
１１に進み、現在の出力レートＯＲに、変更幅Δを加算
した値（ＯＲ＋Δ）を、新たな出力レートＯＲとして設
定する。これに対して、ステップＳ１０において、ＯＲ
＋Δが、ＭＡＸＲと等しいか、それより大きいと判定さ
れた場合においては、ステップＳ１２に進み、出力レー
トＯＲとして最大値ＭＡＸＲを設定する。

【００４４】即ち、変換回路５１は、比較器４４が出力
する値が正であるとき（カウンタ４３のカウント値ＢＬ
が参照レベルＲＥＦより大きいとき）、変更幅Δに対応
する分だけ大きい出力レートを、出力レート設定回路５
２に出力する。これにより、出力レート設定回路５２に
おいて、それまで設定されていた出力レートＯＲが、変
更幅Δ分だけ増加された値ら変更される。

【００４５】これに対して、ＯＲ＋Δの値がＭＡＸＲと
等しいか、それより大きい場合においては、変換回路５
１は、出力レート設定回路５２に、出力レートとして最
大値ＭＡＸＲを設定させる。

【００４６】一方、ステップＳ６において、カウント値
ＢＬが参照レベルＲＥＦと等しいか、それより小さいと
判定された場合においては、ステップＳ７に進み、出力
レートＯＲから変更幅Δを減算した値（ＯＲ−Δ）が、
出力レートの最小値ＭＩＮＲより大きいか否かが判定さ
れる。ＯＲ−Δが、ＭＩＮＲより大きいと判定された場
合においては、ステップＳ８に進み、現在の出力レート
ＯＲから変更幅Δを減算した値ＯＲ−Δを、新たな出力
レートＯＲとして設定させる。

【００４７】これに対して、ステップＳ７において、Ｏ
Ｒ−ΔがＭＩＮＲと等しいか、それより小さいと判定さ
れた場合においては、ステップＳ９に進み、新たな出力
レートＯＲとして最小値ＭＩＮＲを設定させる。

【００４８】即ち、変換回路５１は、カウント値ＢＬが
参照レベルＲＥＦと等しいか、それより小さい場合にお
いては、現在の出力レートＯＲから変更幅Δを減算した
値が、ＭＩＮＲより大きいか否かを判定する。そして、
ＯＲ−ΔがＭＩＮＲより大きい場合においては、現在の
出力レートＯＲから変更幅Δ分だけ減算した値を、新た
な出力レートＯＲとして、出力レート設定回路５２に設
定させる。これに対して、ＯＲ−ΔがＭＩＮＲと等しい
か、それより小さくなる場合においては、新たな出力レ
ートＯＲとして、最小値ＭＩＮＲを出力レート設定回路
５２に設定させる。

【００４９】比較器５３は、発振器５０の出力する計数
クロックをカウントしているカウンタ５４のカウント値
を、出力レート設定回路５２において設定されている出
力レートＯＲと比較し、両者が等しくなったとき、パケ
ット出力信号を発生する。バッファ制御回路５５は、こ
のパケット出力信号が入力されたとき、バッファメモリ
４１を制御し、１パケット分のデータを読み出させ、シ
ステムデコード部１３とタイムスタンプ取出回路１１に
出力させる。このようにして、バッファメモリ４１から
出力レート設定回路５２において設定した出力レートＯ
Ｒに対応して、データの読み出し（出力）動作が行われ
る。

【００５０】このようにして、バッファメモリ４１に記
憶されているパケットの数が多くなれば、出力レートＯ
Ｒも、それだけ大きい値に設定される。これに対して、
パケットの数が少なくなれば、出力レートＯＲも小さい
値に調整される。

【００５１】従って、ネットワーク３上において、遅延
ゆらぎが発生したとしても、調整回路３１でこれを吸収
することができる。従って、ＰＬＬ回路１２の構成を簡
略化することが可能となり、また、ネットワーク３にお
いて、発生する遅延歪をできるだけ小さくするなどの要
請を緩和させることが可能となる。

【００５２】

【発明の効果】以上の如く、本発明のデータ処理装置お
よびデータ処理方法によれば、データの記憶量に対応し
て、その記憶されたデータの読み出しレートを制御する
ようにしたので、伝送路上における遅延ゆらぎを吸収す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明のシステムデコーダの構成を示すブロッ
ク図である。

【図２】図１の調整回路３１の構成例を示すブロック図
である。

【図３】図２の実施例の動作を説明するフローチャート
である。

【図４】伝送路の構成を説明する図である。

【図５】従来のシステムデコーダの構成を示すブロック
図である。

【図６】図５のＰＬＬ回路１２の構成例を示すブロック
図である。

【符号の説明】

１エンコーダ２システムエンコーダ３ネットワーク４システムデコーダ５デコーダ１１タイムスタンプ取出回路１２ＰＬＬ回路１３システムデコード部３１調整回路４１バッファメモリ４２パケット検出器４３カウンタ４４比較器４５参照レベル発生器４６タイミング信号発生回路５１変換回路５２出力レート設定回路５３比較器５４カウンタ５５バッファ制御回路

Claims

【特許請求の範囲】

【請求項１】伝送データに含まれる時刻情報を抽出す
る抽出手段と、前記抽出手段により抽出した前記時刻情報に基づいて、
前記伝送データを処理する基準となるシステムクロック
を生成するシステムクロック生成手段と、前記抽出手段に供給される前記伝送データを記憶する記
憶手段と、前記記憶手段における前記伝送データの記憶量を検出す
る検出手段と、前記検出手段の検出結果に対応して、前記記憶量が予め
設定した所定の基準値より大きいとき、前記記憶手段か
らの前記伝送データの読み出しレートが大きくなり、前
記記憶量が予め設定した所定の基準値より小さいとき、
前記記憶手段からの前記伝送データの読み出しレートが
小さくなるように、前記伝送データの前記記憶手段から
の読み出しレートを制御する読出制御手段とを備えるこ
とを特徴とするデータ処理装置。
【請求項２】前記時刻情報は、タイムスタンプである
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】前記検出手段は、前記記憶手段に記憶さ
れている前記伝送データの単位の数を計数する計数手段
を有することを特徴とする請求項１または２に記載のデ
ータ処理装置。
【請求項４】前記単位は、パケットであることを特徴
とする請求項３に記載のデータ処理装置。
【請求項５】前記計数手段は、前記パケットが記憶さ
れたとき計数値を増加させ、前記パケットが読み出され
たとき計数値を減少させることを特徴とする請求項４に
記載のデータ処理装置。
【請求項６】前記計数手段の計数値をサンプリングす
るタイミング信号を発生するタイミング信号発生手段
と、前記タイミング信号発生手段が前記タイミング信号を発
生したとき、所定の基準値と前記計数手段の計数値とを
比較する比較手段と、前記比較手段が比較する前記基準値を発生する基準値発
生手段とをさらに備えることを特徴とする請求項５に記
載のデータ処理装置。
【請求項７】前記タイミング信号発生手段は、所定の計数クロックを計数するカウンタと、前記カウンタの計数値と所定の基準カウント値とを比較
する比較器と、前記基準カウント値を発生する基準カウント値発生手段
とを備えることを特徴とする請求項６に記載のデータ処
理装置。
【請求項８】前記読出制御手段は、前記記憶手段に記憶されている前記伝送データの読み出
しレートを設定する設定手段と、前記比較手段の出力を、前記伝送データの読み出しレー
トに変換して、前記設定手段に出力する変換手段とを備
えることを特徴とする請求項６に記載のデータ処理装
置。
【請求項９】前記設定手段は、所定の計数クロックをカウントするカウンタと、前記変換手段の出力に対応して所定の読み出しレートを
設定する読み出しレート設定回路と、前記カウンタのカウント値と前記読み出しレート設定回
路の出力とを比較する比較器とを備えることを特徴とす
る請求項８に記載のデータ処理装置。
【請求項１０】パケットを単位として伝送される伝送
データに含まれるタイムスタンプを基にシステムクロッ
クを生成し、前記システムクロックを基準として前記伝
送データをデコードするデータ処理方法において、前記タイムスタンプを抽出する前に、前記伝送データを
バッファメモリに記憶し、前記バッファメモリに記憶された前記伝送データのパケ
ットの記憶量を検出し、前記記憶量が予め設定した所定の基準値より大きいと
き、前記バッファメモリからの前記伝送データの読み出
しレートを大きくし、前記記憶量が予め設定した所定の基準値より小さいと
き、前記バッファメモリからの前記伝送データの読み出
しレートを小さくすることを特徴とするデータ処理方
法。