JPH08139258A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08139258A JPH08139258A JP27334894A JP27334894A JPH08139258A JP H08139258 A JPH08139258 A JP H08139258A JP 27334894 A JP27334894 A JP 27334894A JP 27334894 A JP27334894 A JP 27334894A JP H08139258 A JPH08139258 A JP H08139258A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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-
- H—ELECTRICITY
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3447—Lead-in-hole components
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源またはグランドの配線経路におけるイン
ダクタンスを低コストで確実に低減する。 【構成】 パッケージ２およびグランドピンとなるイン
ナリード６ａにおける所定の位置に孔２ａおよび孔８が
設けられた半導体装置１をプリント配線板１０に実装
し、パッケージ２の表面に設けられている孔２ａから短
絡ピン９を挿入し、インナリード６ａの孔８に嵌合さ
せ、パッケージ２の裏面の孔２ａを通過させ、グランド
配線１０ａが施されたスルーホールランド１０ｂに挿入
し、半田Ｈｄにより接続固定させ、半導体チップ５のグ
ランド接地を行う電極部を最短距離で接地させ、グラン
ド配線における低インダクタンス化を行う。
ダクタンスを低コストで確実に低減する。 【構成】 パッケージ２およびグランドピンとなるイン
ナリード６ａにおける所定の位置に孔２ａおよび孔８が
設けられた半導体装置１をプリント配線板１０に実装
し、パッケージ２の表面に設けられている孔２ａから短
絡ピン９を挿入し、インナリード６ａの孔８に嵌合さ
せ、パッケージ２の裏面の孔２ａを通過させ、グランド
配線１０ａが施されたスルーホールランド１０ｂに挿入
し、半田Ｈｄにより接続固定させ、半導体チップ５のグ
ランド接地を行う電極部を最短距離で接地させ、グラン
ド配線における低インダクタンス化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＱＦＰ形パッケージ半導体装置におけるグランドお
よび電源配線のインダクタンス低減に適用して有効な技
術に関するものである。
に、ＱＦＰ形パッケージ半導体装置におけるグランドお
よび電源配線のインダクタンス低減に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】近年、この種の半導体装置においては、
半導体素子の高集積化に伴い入出力ピン数が著しく増加
している。また、半導体装置の高速化によって、出力信
号の切り換え時間も短くなってきている。
半導体素子の高集積化に伴い入出力ピン数が著しく増加
している。また、半導体装置の高速化によって、出力信
号の切り換え時間も短くなってきている。
【０００３】よって、本発明者が検討したところによれ
ば、多数の出力信号を瞬時に切り換えることによって電
源経路に急激な電流変化が生じ、電源経路のインダクタ
ンスの影響で電圧が発生する、いわゆる、同時切り替え
ノイズが生じてしまい、半導体装置の電源ＶDDおよびグ
ランドＶSSの電位が一時的に変動してしまうことにより
半導体装置が誤動作してしまう恐れがある。
ば、多数の出力信号を瞬時に切り換えることによって電
源経路に急激な電流変化が生じ、電源経路のインダクタ
ンスの影響で電圧が発生する、いわゆる、同時切り替え
ノイズが生じてしまい、半導体装置の電源ＶDDおよびグ
ランドＶSSの電位が一時的に変動してしまうことにより
半導体装置が誤動作してしまう恐れがある。
【０００４】また、本発明者の検討によれば、２層以上
の導体層からなる半導体装置の場合、リードフレーム材
に絶縁層を介してグランドＶSS層を貼り付け、リードフ
レーム材の一部と絶縁層を溶接などによって接合するか
或いはＴＣＰテープの表裏両面に導体層を設け、スルー
ホールによる接続を行うことによって実効インダクイタ
ンスを低減している。
の導体層からなる半導体装置の場合、リードフレーム材
に絶縁層を介してグランドＶSS層を貼り付け、リードフ
レーム材の一部と絶縁層を溶接などによって接合するか
或いはＴＣＰテープの表裏両面に導体層を設け、スルー
ホールによる接続を行うことによって実効インダクイタ
ンスを低減している。
【０００５】なお、半導体装置のグランド配線における
インダクタンスの低減技術について記述されている例と
しては、工業調査会発行「電子材料」１９９１年１月
号、平成３年１月１日発行、Ｐ１２８〜Ｐ１３１があ
る。
インダクタンスの低減技術について記述されている例と
しては、工業調査会発行「電子材料」１９９１年１月
号、平成３年１月１日発行、Ｐ１２８〜Ｐ１３１があ
る。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体装置におけるインダクタンスの低減技術では、
次のような問題点があることが本発明者により見い出さ
れた。
な半導体装置におけるインダクタンスの低減技術では、
次のような問題点があることが本発明者により見い出さ
れた。
【０００７】すなわち、リードフレーム材に絶縁層を介
してグランドＶｓｓ層を貼り付け、リードフレーム材の
一部と絶縁層を溶接などによって接合する方法およびＴ
ＣＰテープの表裏両面に導体層を設け、スルーホールに
よる接続を行う方法では、単層のリードフレーム材また
はＴＣＰテープ材と比較して、５〜１０倍のコストアッ
プとなり、半導体装置が非常に高価なものとなってしま
う。
してグランドＶｓｓ層を貼り付け、リードフレーム材の
一部と絶縁層を溶接などによって接合する方法およびＴ
ＣＰテープの表裏両面に導体層を設け、スルーホールに
よる接続を行う方法では、単層のリードフレーム材また
はＴＣＰテープ材と比較して、５〜１０倍のコストアッ
プとなり、半導体装置が非常に高価なものとなってしま
う。
【０００８】本発明の目的は、電源またはグランド経路
におけるインダクタンスを低コストで確実に低減する半
導体装置を提供することにある。
におけるインダクタンスを低コストで確実に低減する半
導体装置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体装置は、リード
を構成する複数のインナリードの内、グランド配線とな
る所定のインナリードにおける所定の箇所に貫通した第
１の孔と、第１の孔と同じ位置におけるパッケージの表
面から裏面にかけて貫通した第２の孔と、第１の孔およ
び第２の孔に挿入され、所定のインナリードと電気的に
接続しながら、電子部品を実装するプリント配線板にお
けるグランド配線層と接続されているランドに電気的に
接続される短絡ピンとを設けたものである。
を構成する複数のインナリードの内、グランド配線とな
る所定のインナリードにおける所定の箇所に貫通した第
１の孔と、第１の孔と同じ位置におけるパッケージの表
面から裏面にかけて貫通した第２の孔と、第１の孔およ
び第２の孔に挿入され、所定のインナリードと電気的に
接続しながら、電子部品を実装するプリント配線板にお
けるグランド配線層と接続されているランドに電気的に
接続される短絡ピンとを設けたものである。
【００１２】また、本発明の半導体装置は、第１の孔お
よび第２の孔と同じ位置に第３の孔が設けられた導電性
の導電板をパッケージの表面に設け、短絡ピンを第１の
孔、第２の孔および第３の孔に挿入することによって導
電板を固定し、所定のインナリードと導電板とをグラン
ド配線層に接続するものである。
よび第２の孔と同じ位置に第３の孔が設けられた導電性
の導電板をパッケージの表面に設け、短絡ピンを第１の
孔、第２の孔および第３の孔に挿入することによって導
電板を固定し、所定のインナリードと導電板とをグラン
ド配線層に接続するものである。
【００１３】さらに、本発明の半導体装置は、半導体チ
ップの周辺部における複数のインナリード上に第１の孔
と同じ位置に第４の孔が形成された枠状の補助リード
と、複数のインナリードと補助リードとの間に介在さ
れ、複数のインナリードと補助リードとの絶縁を行う絶
縁部材とを設け、グランド配線される半導体チップの電
極部と補助リードとをボンディングワイヤによりボンデ
ィングし、第４の孔が短絡ピンと電気的に接続しなが
ら、電子部品を実装するプリント配線板におけるグラン
ド配線層と接続されているランドに電気的に接続するも
のである。
ップの周辺部における複数のインナリード上に第１の孔
と同じ位置に第４の孔が形成された枠状の補助リード
と、複数のインナリードと補助リードとの間に介在さ
れ、複数のインナリードと補助リードとの絶縁を行う絶
縁部材とを設け、グランド配線される半導体チップの電
極部と補助リードとをボンディングワイヤによりボンデ
ィングし、第４の孔が短絡ピンと電気的に接続しなが
ら、電子部品を実装するプリント配線板におけるグラン
ド配線層と接続されているランドに電気的に接続するも
のである。
【００１４】また、本発明の半導体装置は、所定のイン
ナリードが、電源配線されるインナリードであり、短絡
ピンと電気的に接続されるプリント配線板の前記ランド
が、電源配線層に接続されているランドであるものであ
る。
ナリードが、電源配線されるインナリードであり、短絡
ピンと電気的に接続されるプリント配線板の前記ランド
が、電源配線層に接続されているランドであるものであ
る。
【００１５】
【作用】上記した本発明の半導体装置によれば、グラン
ド配線となる所定のインナリードに設けられた第１の孔
およびパッケージに設けられた第２の孔に短絡ピンを挿
入し、プリント配線板のグランド配線層と電気的に接続
することによって、アウタリードを介さずに最短距離で
グランド配線層に電気的に接続でき、半導体装置におけ
るグランド配線を低インダクタンス化することができ
る。
ド配線となる所定のインナリードに設けられた第１の孔
およびパッケージに設けられた第２の孔に短絡ピンを挿
入し、プリント配線板のグランド配線層と電気的に接続
することによって、アウタリードを介さずに最短距離で
グランド配線層に電気的に接続でき、半導体装置におけ
るグランド配線を低インダクタンス化することができ
る。
【００１６】また、上記した本発明の半導体装置によれ
ば、導電性の導電板をパッケージの表面に設け、所定の
リードフレームと導電板とを短絡ピンによりグランド配
線層に電気的に接続することによって、半導体装置にお
けるグランド配線を低インダクタンス化することがで
き、導電板をパッケージの表面に設け、グランド配線層
と電気的に接続することによるシールド効果によって、
半導体装置から放射される不要輻射ノイズを低減するこ
とができる。
ば、導電性の導電板をパッケージの表面に設け、所定の
リードフレームと導電板とを短絡ピンによりグランド配
線層に電気的に接続することによって、半導体装置にお
けるグランド配線を低インダクタンス化することがで
き、導電板をパッケージの表面に設け、グランド配線層
と電気的に接続することによるシールド効果によって、
半導体装置から放射される不要輻射ノイズを低減するこ
とができる。
【００１７】さらに、上記した本発明の半導体装置によ
れば、枠状の補助リードに、グランド配線される半導体
チップの電極部をボンディングワイヤによりボンディン
グし、短絡ピンによってプリント配線板のグランド配線
層と接続されたランドに電気的に接続することにより、
半導体チップのすべてのグランド配線を省スペースによ
って低インダクタンス化することができる。
れば、枠状の補助リードに、グランド配線される半導体
チップの電極部をボンディングワイヤによりボンディン
グし、短絡ピンによってプリント配線板のグランド配線
層と接続されたランドに電気的に接続することにより、
半導体チップのすべてのグランド配線を省スペースによ
って低インダクタンス化することができる。
【００１８】また、上記した本発明の半導体装置によれ
ば、所定のインナリードが、電源配線されるインナリー
ドであり、これら所定のインナリードを短絡ピンにより
電源配線層に電気的に接続することによって、半導体装
置における電源配線を低インダクタンス化することがで
きる。
ば、所定のインナリードが、電源配線されるインナリー
ドであり、これら所定のインナリードを短絡ピンにより
電源配線層に電気的に接続することによって、半導体装
置における電源配線を低インダクタンス化することがで
きる。
【００１９】それによって、半導体装置におけるグラン
ド電位または電源電位の変動を防止することができ、半
導体装置から放射される不要輻射ノイズも低減できる。
ド電位または電源電位の変動を防止することができ、半
導体装置から放射される不要輻射ノイズも低減できる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２１】（実施例１）図１は、本発明の実施例１に
よる短絡ピン挿入前のＱＦＰ形パッケージ半導体装置の
外観斜視図、図２は、本発明の実施例１による一部を破
断した短絡ピン挿入前のＱＦＰ形パッケージ半導体装置
の斜視図、図３は、本発明の実施例１による短絡ピン挿
入時のＱＦＰ形パッケージ半導体装置の外観斜視図、図
４は、本発明の実施例１による短絡ピン挿入後のＱＦＰ
形パッケージ半導体装置の外観斜視図、図５（ａ）は、
本発明の実施例１によるインナリードに設けられた孔の
拡大図、（ｂ）は、短絡ピンと嵌合したインナリードの
孔の断面図、図６は、本発明の実施例１によるプリント
配線板に実装したＱＦＰ形パッケージ半導体装置の要部
断面図である。
よる短絡ピン挿入前のＱＦＰ形パッケージ半導体装置の
外観斜視図、図２は、本発明の実施例１による一部を破
断した短絡ピン挿入前のＱＦＰ形パッケージ半導体装置
の斜視図、図３は、本発明の実施例１による短絡ピン挿
入時のＱＦＰ形パッケージ半導体装置の外観斜視図、図
４は、本発明の実施例１による短絡ピン挿入後のＱＦＰ
形パッケージ半導体装置の外観斜視図、図５（ａ）は、
本発明の実施例１によるインナリードに設けられた孔の
拡大図、（ｂ）は、短絡ピンと嵌合したインナリードの
孔の断面図、図６は、本発明の実施例１によるプリント
配線板に実装したＱＦＰ形パッケージ半導体装置の要部
断面図である。
【００２２】本実施例１において、半導体装置１は、樹
脂封止された矩形のパッケージ２に複数のアウタリード
３が突設され、個々のアウタリード３はそれぞれインナ
リード６につながっており、各々１本ずつのリードを構
成している。
脂封止された矩形のパッケージ２に複数のアウタリード
３が突設され、個々のアウタリード３はそれぞれインナ
リード６につながっており、各々１本ずつのリードを構
成している。
【００２３】また、個々のアウタリード３は、略クラン
ク形状に屈曲成形されており、アウタリード３の側面
が、たとえば半田などによって、後述のプリント配線板
などに接続され、固定される。
ク形状に屈曲成形されており、アウタリード３の側面
が、たとえば半田などによって、後述のプリント配線板
などに接続され、固定される。
【００２４】このパッケージ２内部の中央部には、図２
に示すようにダイパッド４が位置しており、そのダイパ
ッド４には半導体チップ５が搭載され、半導体チップ５
の電極部（図示せず）と複数のインナリード６とがボン
ディングワイヤ７により電気的に接続されている。
に示すようにダイパッド４が位置しており、そのダイパ
ッド４には半導体チップ５が搭載され、半導体チップ５
の電極部（図示せず）と複数のインナリード６とがボン
ディングワイヤ７により電気的に接続されている。
【００２５】そして、グランド配線に接続される所定の
インナリード６ａには、それぞれ孔（第１の孔）８が設
けられ、パッケージ２にも、所定の位置にそれぞれ孔２
ａがパッケージ２の表面から裏面にかけて貫通するよう
に設けられている。
インナリード６ａには、それぞれ孔（第１の孔）８が設
けられ、パッケージ２にも、所定の位置にそれぞれ孔２
ａがパッケージ２の表面から裏面にかけて貫通するよう
に設けられている。
【００２６】また、孔８が設けられるインナリード６ａ
は、その他のインナリード６よりもインナリードの幅が
広く形成され、孔８が設けられ易くなっており、強度的
にも強くなるようになっている。
は、その他のインナリード６よりもインナリードの幅が
広く形成され、孔８が設けられ易くなっており、強度的
にも強くなるようになっている。
【００２７】さらに、パッケージ２の孔（第２の孔）２
ａおよびインナリード６ａの孔８は、それぞれ同じ位
置、すなわち、孔２ａと孔８とがそれぞれ貫通する位置
に設けられている。
ａおよびインナリード６ａの孔８は、それぞれ同じ位
置、すなわち、孔２ａと孔８とがそれぞれ貫通する位置
に設けられている。
【００２８】また、それぞれの孔２ａおよび孔８には、
図３，４に示すように、たとえば、インナリード６と同
じ材質である銅合金または鉄合金などからなる短絡ピン
９がパッケージ２の表面に位置する孔２ａに挿入され、
インナリード６ａ（図２に示す）に設けられている孔８
を通過し、パッケージ２の裏面を貫通する。
図３，４に示すように、たとえば、インナリード６と同
じ材質である銅合金または鉄合金などからなる短絡ピン
９がパッケージ２の表面に位置する孔２ａに挿入され、
インナリード６ａ（図２に示す）に設けられている孔８
を通過し、パッケージ２の裏面を貫通する。
【００２９】さらに、この短絡ピン９は、パッケージ２
の厚さよりも長く、半導体装置１を搭載するための後述
するプリント配線板に半田などによって接続、固定され
る長さとなっている。
の厚さよりも長く、半導体装置１を搭載するための後述
するプリント配線板に半田などによって接続、固定され
る長さとなっている。
【００３０】また、インナリード６ａに設けられている
孔８は、たとえば、図５（ａ),（ｂ）に示すように、パ
ッケージの孔２ａから挿入されたグランド配線に短絡す
る短絡ピン９と嵌合する形状に予め成形され、短絡ピン
９がインナリード６ａの孔８と電気的に接続されるよう
に固定している。
孔８は、たとえば、図５（ａ),（ｂ）に示すように、パ
ッケージの孔２ａから挿入されたグランド配線に短絡す
る短絡ピン９と嵌合する形状に予め成形され、短絡ピン
９がインナリード６ａの孔８と電気的に接続されるよう
に固定している。
【００３１】さらに、この孔８は、マスクに基づいてエ
ッチングを行い、不要な金属部分を腐食させるか、或い
は、プレス加工によって成形を行う。
ッチングを行い、不要な金属部分を腐食させるか、或い
は、プレス加工によって成形を行う。
【００３２】また、パッケージ２の孔２ａにおいては、
樹脂モールド工程において樹脂モールド用金型（図示せ
ず）の上金型および下金型における所定の位置に孔２ａ
を成形するピンを設ける。
樹脂モールド工程において樹脂モールド用金型（図示せ
ず）の上金型および下金型における所定の位置に孔２ａ
を成形するピンを設ける。
【００３３】そして、樹脂モールド時に樹脂モールド用
金型をクランプする圧力によって、インナリード６ａに
設けられた孔８を当該ピンにより塞ぎ、樹脂モールド時
に樹脂が孔８に詰まることを防止し、且つ、パッケージ
２に孔２ａを成形するようにする。
金型をクランプする圧力によって、インナリード６ａに
設けられた孔８を当該ピンにより塞ぎ、樹脂モールド時
に樹脂が孔８に詰まることを防止し、且つ、パッケージ
２に孔２ａを成形するようにする。
【００３４】また、当該ピンは、樹脂モールド用金型に
新たに設けた固定ピンまたは予めモールド用金型に設け
られている離型用の可動ピンを用いるようにする。
新たに設けた固定ピンまたは予めモールド用金型に設け
られている離型用の可動ピンを用いるようにする。
【００３５】次に、本実施例の作用について説明する。
【００３６】まず、パッケージ２およびグランド配線と
なるインナリード６ａにおける所定の位置に孔２ａおよ
び孔８が設けられた半導体装置１を、図６に示すよう
に、プリント配線板１０に実装する。
なるインナリード６ａにおける所定の位置に孔２ａおよ
び孔８が設けられた半導体装置１を、図６に示すよう
に、プリント配線板１０に実装する。
【００３７】このプリント配線板１０は、本実施例で
は、３層の配線層からなるものとし、たとえば、中間の
配線層である２層目の層が、その層全てがグランド配線
層１０ａとなっており、いわゆる、べたアース配線の状
態となっている。
は、３層の配線層からなるものとし、たとえば、中間の
配線層である２層目の層が、その層全てがグランド配線
層１０ａとなっており、いわゆる、べたアース配線の状
態となっている。
【００３８】また、半導体装置１が実装されるプリント
基板１０には、パッケージ２の裏面における孔２ａと同
じ位置に、スルーホールランド（ランド）１０ｂが設け
られており、グランド配線層１０ａと電気的に導通して
いる。
基板１０には、パッケージ２の裏面における孔２ａと同
じ位置に、スルーホールランド（ランド）１０ｂが設け
られており、グランド配線層１０ａと電気的に導通して
いる。
【００３９】次に、プリント配線板１０に実装された半
導体装置１のパッケージ２における表面に設けられてい
る孔２ａから短絡ピン９を挿入する。
導体装置１のパッケージ２における表面に設けられてい
る孔２ａから短絡ピン９を挿入する。
【００４０】そして、その短絡ピン９をインナリード６
ａの孔８に嵌合させ、パッケージ２の裏面を通過させ、
その下側に位置しているプリント配線板１０のスルーホ
ールランド１０ｂに挿入し、半田Ｈｄにより短絡ピン９
とスルーホールランド１０ｂとを接続させ、固定する。
ａの孔８に嵌合させ、パッケージ２の裏面を通過させ、
その下側に位置しているプリント配線板１０のスルーホ
ールランド１０ｂに挿入し、半田Ｈｄにより短絡ピン９
とスルーホールランド１０ｂとを接続させ、固定する。
【００４１】よって、所定のグランド配線となるインナ
リード６ａは、短絡ピン９により直接グランド配線層１
０ａに接続されることになり、最短距離でグランド接地
が行えることになる。
リード６ａは、短絡ピン９により直接グランド配線層１
０ａに接続されることになり、最短距離でグランド接地
が行えることになる。
【００４２】それによって、本実施例１によれば、グラ
ンド配線される配線経路を大幅に短くできることによ
り、半導体装置のグランド配線における低インダクタン
ス化を行うことができ、同時切り替えノイズによるグラ
ンドレベルの変動を防止することができる。
ンド配線される配線経路を大幅に短くできることによ
り、半導体装置のグランド配線における低インダクタン
ス化を行うことができ、同時切り替えノイズによるグラ
ンドレベルの変動を防止することができる。
【００４３】また、本実施例１においては、短絡ピン９
が嵌合されるインナリード６ａは、すべてグランドに接
続されたが、たとえば、図７に示すように、グランドに
接地されるインナリード６ａと、電源に接続されるイン
ナリード６ｂとの孔８に短絡ピン（図示せず）を嵌合さ
せ、インナリード６ａの孔８と嵌合した短絡ピンをプリ
ント配線板（図示せず）のグランド配線層に接続されて
いるスルーホールランドに、インナリード６ｂの孔８と
嵌合した短絡ピンを電源配線層に接続されているスルー
ホールランドに電気的に接続するようにしてもよい。
が嵌合されるインナリード６ａは、すべてグランドに接
続されたが、たとえば、図７に示すように、グランドに
接地されるインナリード６ａと、電源に接続されるイン
ナリード６ｂとの孔８に短絡ピン（図示せず）を嵌合さ
せ、インナリード６ａの孔８と嵌合した短絡ピンをプリ
ント配線板（図示せず）のグランド配線層に接続されて
いるスルーホールランドに、インナリード６ｂの孔８と
嵌合した短絡ピンを電源配線層に接続されているスルー
ホールランドに電気的に接続するようにしてもよい。
【００４４】この電源配線およびグランド配線における
低インダクタンス化は、特に、電源ノイズならびにグラ
ンドノイズのどちらもが動作に影響するロジックスレッ
シュホールドレベルが電源電圧の昼間に位置する低電圧
動作の半導体装置１に有効である。
低インダクタンス化は、特に、電源ノイズならびにグラ
ンドノイズのどちらもが動作に影響するロジックスレッ
シュホールドレベルが電源電圧の昼間に位置する低電圧
動作の半導体装置１に有効である。
【００４５】（実施例２）図８、本発明の実施例２によ
るプリント配線板に実装したＱＦＰ形パッケージ半導体
装置の要部断面図、図９は、本発明の実施例２によるＥ
ＭＩ対策プレートを装着時のＱＦＰ形パッケージ半導体
装置の外観斜視図、図１０は、本発明の実施例２による
ＥＭＩ対策プレートを装着した後のＱＦＰ形パッケージ
半導体装置の外観斜視図である。
るプリント配線板に実装したＱＦＰ形パッケージ半導体
装置の要部断面図、図９は、本発明の実施例２によるＥ
ＭＩ対策プレートを装着時のＱＦＰ形パッケージ半導体
装置の外観斜視図、図１０は、本発明の実施例２による
ＥＭＩ対策プレートを装着した後のＱＦＰ形パッケージ
半導体装置の外観斜視図である。
【００４６】本実施例２においては、プリント配線板１
０に実装された半導体装置１におけるパッケージ２の上
側に密着するように、半導体装置１から放射される不要
輻射ノイズをシールド効果により低減させるＥＭＩ対策
プレート（導電板）１１を設ける。
０に実装された半導体装置１におけるパッケージ２の上
側に密着するように、半導体装置１から放射される不要
輻射ノイズをシールド効果により低減させるＥＭＩ対策
プレート（導電板）１１を設ける。
【００４７】このＥＭＩ対策プレート１１も、パッケー
ジ２に設けられたそれぞれの孔２ａと同じ位置に孔（第
３の孔）１１ａが設けられている。また、ＥＭＩ対策プ
レート１１は、たとえば、銅合金や鉄合金などの導電性
の金属からなっている。
ジ２に設けられたそれぞれの孔２ａと同じ位置に孔（第
３の孔）１１ａが設けられている。また、ＥＭＩ対策プ
レート１１は、たとえば、銅合金や鉄合金などの導電性
の金属からなっている。
【００４８】そして、この孔１１ａに短絡ピン９を挿入
し、短絡ピン９の先端部と孔１１ａ周辺とを、たとえ
ば、ロウ材１２などにより固定する。
し、短絡ピン９の先端部と孔１１ａ周辺とを、たとえ
ば、ロウ材１２などにより固定する。
【００４９】次に、ロウ材１２によって各々の短絡ピン
９が固定されたＥＭＩ対策プレート１１を、図９に示す
ように、プリント配線板に実装されている半導体装置１
のパッケージ２に設けられているそれぞれの孔２ａに挿
入する。
９が固定されたＥＭＩ対策プレート１１を、図９に示す
ように、プリント配線板に実装されている半導体装置１
のパッケージ２に設けられているそれぞれの孔２ａに挿
入する。
【００５０】また、グランド配線されるインナリード６
ａに設けられている孔８は、前記実施例１と同様に、短
絡ピン９が嵌合し、電気的に接続される形状となってい
る。
ａに設けられている孔８は、前記実施例１と同様に、短
絡ピン９が嵌合し、電気的に接続される形状となってい
る。
【００５１】そして、短絡ピン９をインナリード６ａの
孔８に嵌合させ、パッケージ２の裏面を通過させ、その
下側に位置しているプリント配線板１０のスルーホール
ランド１０ｂに挿入させ、半田Ｈｄにより短絡ピン９と
スルーホールランド１０ｂとを接続させ、固定する。
孔８に嵌合させ、パッケージ２の裏面を通過させ、その
下側に位置しているプリント配線板１０のスルーホール
ランド１０ｂに挿入させ、半田Ｈｄにより短絡ピン９と
スルーホールランド１０ｂとを接続させ、固定する。
【００５２】よって、所定のグランド用ピンとなるイン
ナリード６ａは、短絡ピン９により直接グランド配線層
１０ａに接続されることになり、最短距離でグランド接
地が行えることになる。
ナリード６ａは、短絡ピン９により直接グランド配線層
１０ａに接続されることになり、最短距離でグランド接
地が行えることになる。
【００５３】また、図１０に示すように、ＥＭＩ対策プ
レート１１をパッケージ２に表面に設けるによって、半
導体装置１から放射される不要輻射ノイズをシールド効
果により低減できる。
レート１１をパッケージ２に表面に設けるによって、半
導体装置１から放射される不要輻射ノイズをシールド効
果により低減できる。
【００５４】さらに、ＥＭＩ対策プレート１１が半導体
チップ５の発熱を発散させる放熱板となるので、良好な
放熱効果を得ることもできる。
チップ５の発熱を発散させる放熱板となるので、良好な
放熱効果を得ることもできる。
【００５５】それによって、本実施例２においても、グ
ランド接地される配線経路を大幅に短くできることによ
り、グランド配線における低インダクタンス化を行うこ
とができ、同時切り替えノイズによるグランドレベルの
変動を防止することができる。
ランド接地される配線経路を大幅に短くできることによ
り、グランド配線における低インダクタンス化を行うこ
とができ、同時切り替えノイズによるグランドレベルの
変動を防止することができる。
【００５６】また、ＥＭＩ対策プレート１１によるシー
ルド効果によって、半導体装置１から放射される不要輻
射ノイズを大幅に低減できる。
ルド効果によって、半導体装置１から放射される不要輻
射ノイズを大幅に低減できる。
【００５７】さらに、本実施例２でも、短絡ピン９が嵌
合されるインナリード６ａは、すべてグランドに接地さ
れるグランド配線であったが、たとえば、図１１に示す
ように、グランドに接地されるインナリード（図示せ
ず）と、電源に接続されるインナリード（図示せず）と
に短絡ピン９を嵌合させ、それぞれの短絡ピン９をプリ
ント配線板（図示せず）のグランド配線層および電源配
線層に接続するようにしてもよい。
合されるインナリード６ａは、すべてグランドに接地さ
れるグランド配線であったが、たとえば、図１１に示す
ように、グランドに接地されるインナリード（図示せ
ず）と、電源に接続されるインナリード（図示せず）と
に短絡ピン９を嵌合させ、それぞれの短絡ピン９をプリ
ント配線板（図示せず）のグランド配線層および電源配
線層に接続するようにしてもよい。
【００５８】また、電源に接続されるインナリード６ｂ
を短絡する短絡ピン９は、グランド接地されているＥＭ
Ｉ対策プレート１１とのショートを防止するために、た
とえば、ガラス、セラミックまたはモールド用樹脂など
の絶縁材Ｚｓによって、インナリード６ｂが嵌合される
短絡ピン９と、当該短絡ピン９が挿入される孔１１ａお
よび孔１１ａの周辺とを絶縁および固定する。
を短絡する短絡ピン９は、グランド接地されているＥＭ
Ｉ対策プレート１１とのショートを防止するために、た
とえば、ガラス、セラミックまたはモールド用樹脂など
の絶縁材Ｚｓによって、インナリード６ｂが嵌合される
短絡ピン９と、当該短絡ピン９が挿入される孔１１ａお
よび孔１１ａの周辺とを絶縁および固定する。
【００５９】さらに、この場合も、特に、電源ノイズな
らびにグランドノイズのどちらもが動作に影響するロジ
ックスレッシュホールドレベルが電源電圧の昼間に位置
する低電圧動作の半導体装置１に有効であり、ＥＭＩ対
策プレート１１によって不要輻射ノイズも低減すること
ができる。
らびにグランドノイズのどちらもが動作に影響するロジ
ックスレッシュホールドレベルが電源電圧の昼間に位置
する低電圧動作の半導体装置１に有効であり、ＥＭＩ対
策プレート１１によって不要輻射ノイズも低減すること
ができる。
【００６０】（実施例３）図１２は、本発明の実施例３
による一部を破断したバスバーリードが設けられたＱＦ
Ｐ形パッケージ半導体装置の斜視図である。
による一部を破断したバスバーリードが設けられたＱＦ
Ｐ形パッケージ半導体装置の斜視図である。
【００６１】本実施例３においては、半導体チップ５周
辺のインナリード６上に、インナリード６と同じ材質で
ある、たとえば、銅合金などの共通のグランド配線とな
る枠状のバスバー（補助リード）１３を設けたものであ
る。
辺のインナリード６上に、インナリード６と同じ材質で
ある、たとえば、銅合金などの共通のグランド配線とな
る枠状のバスバー（補助リード）１３を設けたものであ
る。
【００６２】また、インナリード６とバスバー１３との
間には、たとえば、ポリイミドテープなどの枠状の絶縁
部材１４が介在され、インナリード６とバスバー１３と
のショートを防止している。
間には、たとえば、ポリイミドテープなどの枠状の絶縁
部材１４が介在され、インナリード６とバスバー１３と
のショートを防止している。
【００６３】さらに、バスバー１３および絶縁部材１４
にも、インナリード６ａに設けられた孔８と同じ位置
に、孔（第４の孔）１５、孔（第５の孔）１６が設けら
れている。
にも、インナリード６ａに設けられた孔８と同じ位置
に、孔（第４の孔）１５、孔（第５の孔）１６が設けら
れている。
【００６４】また、グランド配線となる半導体チップ５
のすべての電極部（図示せず）は、直接バスバー１４に
ボンディングワイヤ７ａによってボンディングされ、イ
ンナリード６ａにはボンディングされない。
のすべての電極部（図示せず）は、直接バスバー１４に
ボンディングワイヤ７ａによってボンディングされ、イ
ンナリード６ａにはボンディングされない。
【００６５】さらに、その他の電源配線および信号入出
力配線となる半導体チップ５の電極部は、通常と同じ位
置であるインナリード６における半導体チップ５に近い
先端部にボンディングワイヤ７によってボンディングさ
れる。
力配線となる半導体チップ５の電極部は、通常と同じ位
置であるインナリード６における半導体チップ５に近い
先端部にボンディングワイヤ７によってボンディングさ
れる。
【００６６】そして、この半導体装置１をプリント配線
板（図示せず）に実装すると、前記実施例１と同様に、
パッケージ２の孔２ａから短絡ピン９を挿入し、プリン
ト配線板に設けられたスルーホールランドに半田などに
よって短絡ピン９を接続、固定する。
板（図示せず）に実装すると、前記実施例１と同様に、
パッケージ２の孔２ａから短絡ピン９を挿入し、プリン
ト配線板に設けられたスルーホールランドに半田などに
よって短絡ピン９を接続、固定する。
【００６７】よって、グランド配線となる半導体チップ
５の電極部が多くても、バスバー１３に直接ワイヤボン
ディング７をボンディングするだけでよいので、すべて
のグランド配線となる半導体チップ５の電極部を少ない
スペースでグランド接地することができる。
５の電極部が多くても、バスバー１３に直接ワイヤボン
ディング７をボンディングするだけでよいので、すべて
のグランド配線となる半導体チップ５の電極部を少ない
スペースでグランド接地することができる。
【００６８】それによって、本実施例３でも、グランド
接地される配線経路を大幅に短くできることにより、グ
ランド配線における低インダクタンス化を行うことがで
き、同時切り替えノイズによるグランドレベルの変動を
防止することができる。
接地される配線経路を大幅に短くできることにより、グ
ランド配線における低インダクタンス化を行うことがで
き、同時切り替えノイズによるグランドレベルの変動を
防止することができる。
【００６９】また、バスバー１３にグランド接地となる
半導体チップ５の電極部をボンディングするので、半導
体チップ上におけるすべてのグランド配線となる電極部
を省スペースでグランド接地することができる。
半導体チップ５の電極部をボンディングするので、半導
体チップ上におけるすべてのグランド配線となる電極部
を省スペースでグランド接地することができる。
【００７０】さらに、実施例２と同様に、ＥＭＩ対策プ
レート１１をパッケージ２の上側に設けることによっ
て、ＥＭＩ対策プレートのシールド効果により半導体装
置１から放射される不要輻射ノイズを大幅に低減でき
る。
レート１１をパッケージ２の上側に設けることによっ
て、ＥＭＩ対策プレートのシールド効果により半導体装
置１から放射される不要輻射ノイズを大幅に低減でき
る。
【００７１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００７２】たとえば、前記実施例１〜３では、短絡ピ
ン９やＥＭＩ対策プレート１１を設けることを前提とし
て記載したが、短絡ピン９を耐ノイズ対策用部品とし
て、ＥＭＩ対策プレート１１を不要輻射ノイズ対策用部
品として、それぞれの対策に応じて後付けするようにし
てもよい。
ン９やＥＭＩ対策プレート１１を設けることを前提とし
て記載したが、短絡ピン９を耐ノイズ対策用部品とし
て、ＥＭＩ対策プレート１１を不要輻射ノイズ対策用部
品として、それぞれの対策に応じて後付けするようにし
てもよい。
【００７３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７４】（１）本発明によれば、短絡ピンを接続す
るだけで半導体装置におけるグランド配線のインダクタ
ンスを大幅に低減することができる。
るだけで半導体装置におけるグランド配線のインダクタ
ンスを大幅に低減することができる。
【００７５】（２）また、本発明では、導電板により、
半導体装置から放射される不要輻射ノイズを大幅に低減
させ、導電板が放熱板となることにより良好な放熱効率
を得ることができる。
半導体装置から放射される不要輻射ノイズを大幅に低減
させ、導電板が放熱板となることにより良好な放熱効率
を得ることができる。
【００７６】（３）さらに、本発明においては、枠状に
補助リードを設けることによって、グランド配線が多数
必要となる半導体装置であっても、すべてのグランド配
線を省スペースにおいて低インダクタンス化することが
できる。
補助リードを設けることによって、グランド配線が多数
必要となる半導体装置であっても、すべてのグランド配
線を省スペースにおいて低インダクタンス化することが
できる。
【００７７】（４）また、本発明によれば、電源配線さ
れるインナリードとプリント配線板の電源配線層とを短
絡ピンにより電気的に接続することによって、半導体装
置における電源配線のインダクタンスを大幅に低減する
ことができる。
れるインナリードとプリント配線板の電源配線層とを短
絡ピンにより電気的に接続することによって、半導体装
置における電源配線のインダクタンスを大幅に低減する
ことができる。
【００７８】（５）さらに、本発明では、上記（１）〜
（４）により、同時切り替えノイズなどのノイズに強
く、不要輻射ノイズを大幅に低減させ、放熱効果が良好
な半導体装置を低コストにて提供できる。
（４）により、同時切り替えノイズなどのノイズに強
く、不要輻射ノイズを大幅に低減させ、放熱効果が良好
な半導体装置を低コストにて提供できる。
【図１】本発明の実施例１による短絡ピン挿入前のＱＦ
Ｐ形パッケージ半導体装置の外観斜視図である。
Ｐ形パッケージ半導体装置の外観斜視図である。
【図２】本発明の実施例１による一部を破断した短絡ピ
ン挿入前のＱＦＰ形パッケージ半導体装置の斜視図であ
る。
ン挿入前のＱＦＰ形パッケージ半導体装置の斜視図であ
る。
【図３】本発明の実施例１による短絡ピン挿入時のＱＦ
Ｐ形パッケージ半導体装置の外観斜視図である。
Ｐ形パッケージ半導体装置の外観斜視図である。
【図４】本発明の実施例１による短絡ピン挿入後のＱＦ
Ｐ形パッケージ半導体装置の外観斜視図である。
Ｐ形パッケージ半導体装置の外観斜視図である。
【図５】（ａ）は、本発明の実施例１によるインナリー
ドに設けられた孔の拡大図、（ｂ）は、短絡ピンと嵌合
したインナリードの孔の断面図である。
ドに設けられた孔の拡大図、（ｂ）は、短絡ピンと嵌合
したインナリードの孔の断面図である。
【図６】本発明の実施例１によるプリント配線板に実装
したＱＦＰ形パッケージ半導体装置の要部断面図であ
る。
したＱＦＰ形パッケージ半導体装置の要部断面図であ
る。
【図７】本発明の他の実施例による一部を破断した短絡
ピン挿入前のＱＦＰ形パッケージ半導体装置の斜視図で
ある。
ピン挿入前のＱＦＰ形パッケージ半導体装置の斜視図で
ある。
【図８】本発明の実施例２によるプリント配線板に実装
したＱＦＰ形パッケージ半導体装置の要部断面図であ
る。
したＱＦＰ形パッケージ半導体装置の要部断面図であ
る。
【図９】本発明の実施例２によるＥＭＩ対策プレートを
装着時のＱＦＰ形パッケージ半導体装置の外観斜視図で
ある。
装着時のＱＦＰ形パッケージ半導体装置の外観斜視図で
ある。
【図１０】本発明の実施例２によるＥＭＩ対策プレート
を装着した後のＱＦＰ形パッケージ半導体装置の外観斜
視図である。
を装着した後のＱＦＰ形パッケージ半導体装置の外観斜
視図である。
【図１１】本発明のさらに他の実施例による一部を破断
したＥＭＩ対策プレートを装着時のＱＦＰ形パッケージ
半導体装置の斜視図である。
したＥＭＩ対策プレートを装着時のＱＦＰ形パッケージ
半導体装置の斜視図である。
【図１２】本発明の実施例３によるバスバーリードが設
けられたＱＦＰ形パッケージ半導体装置の斜視断面図で
ある。
けられたＱＦＰ形パッケージ半導体装置の斜視断面図で
ある。
１ 半導体装置 ２ パッケージ ２ａ 孔（第２の孔） ３ アウタリード ４ ダイパッド ５ 半導体チップ ６ インナリード ６ａ インナリード ６ｂ インナリード ７ ボンディングワイヤ ７ａ ボンディングワイヤ ８ 孔（第１の孔） ９ 短絡ピン １０ プリント配線板 １０ａ グランド配線層 １０ｂ スルーホールランド（ランド） １１ ＥＭＩ対策プレート（導電板） １１ａ 孔（第３の孔） １２ ロウ材 １３ バスバー（補助リード） １４ 絶縁部材 １５ 孔（第４の孔） １６ 孔（第５の孔） Ｈｄ 半田 Ｚｓ 絶縁材
Claims (4)
- 【請求項１】 半導体チップと、前記半導体チップと直
接接続される複数のインナリードを有するリードと、前
記半導体チップの電極部と前記複数のインナリードとが
電気的に接続されるボンディングワイヤと、前記半導体
チップと前記複数のインナリードとが樹脂により封止さ
れたパッケージとよりなる半導体装置であって、前記複
数のインナリードの内、グランド配線となる所定のイン
ナリードにおける所定の箇所に貫通した第１の孔と、前
記第１の孔と同じ位置における前記パッケージの表面か
ら裏面にかけて貫通した第２の孔と、前記第１の孔およ
び前記第２の孔に挿入され、前記所定のインナリードと
電気的に接続しながら、電子部品を実装するプリント配
線板におけるグランド配線層と接続されているランドに
電気的に接続される短絡ピンとを設けたことを特徴とす
る半導体装置。 - 【請求項２】 前記第１の孔および前記第２の孔と同じ
位置に、第３の孔が設けられた導電性の導電板を前記パ
ッケージの表面に設け、前記短絡ピンを前記第１の孔、
前記第２の孔および前記第３の孔に挿入することによっ
て前記導電板を固定し、前記所定のインナリードと前記
導電板とをグランド配線層に電気的に接続することを特
徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体チップの周辺部における前記
複数のインナリード上において、前記第１の孔と同じ位
置に第４の孔が形成された枠状の補助リードと、前記第
１の孔と同じ位置に第５の孔が形成され、前記複数のイ
ンナリードと前記補助リードとの絶縁を行う絶縁部材と
を設け、グランド配線される前記半導体チップの電極部
と前記補助リードとをボンディングワイヤによりボンデ
ィングし、前記第４の孔が前記短絡ピンと電気的に接続
しながら、電子部品を実装するプリント配線板における
グランド配線層と接続されたランドに電気的に接続する
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記所定のインナリードが、電源配線さ
れるインナリードであり、前記短絡ピンと電気的に接続
される前記プリント配線板の前記ランドが、電源配線層
に接続されているランドであることを特徴とする請求項
１または３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27334894A JPH08139258A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27334894A JPH08139258A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139258A true JPH08139258A (ja) | 1996-05-31 |
Family
ID=17526651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27334894A Pending JPH08139258A (ja) | 1994-11-08 | 1994-11-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004228451A (ja) * | 2003-01-27 | 2004-08-12 | Nec Engineering Ltd | 実装用ｌｓｉパッケージ素子 |
| JP2005531925A (ja) * | 2002-06-28 | 2005-10-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ウェアラブルシリコンチップ |
-
1994
- 1994-11-08 JP JP27334894A patent/JPH08139258A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005531925A (ja) * | 2002-06-28 | 2005-10-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ウェアラブルシリコンチップ |
| JP4704749B2 (ja) * | 2002-06-28 | 2011-06-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ウェアラブルシリコンチップ |
| JP2004228451A (ja) * | 2003-01-27 | 2004-08-12 | Nec Engineering Ltd | 実装用ｌｓｉパッケージ素子 |
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