JPH08125591A

JPH08125591A - エコーキャンセラシステム

Info

Publication number: JPH08125591A
Application number: JP6255590A
Authority: JP
Inventors: Teruo Ishihara; 輝雄石原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-10-20
Filing date: 1994-10-20
Publication date: 1996-05-17
Also published as: US5684792A

Abstract

(57)【要約】【目的】本発明はエコーキャンセラシステムに関し，Ｓ
ＴＭ網の端末がＡＴＭ網を介して音声通信を行う場合の
エコーキャンセルを処理時間を高速化して遅延を最小限
にすると共にセルの揺らぎに対しバッファを用いずに対
応すると共にハードウェアの規模を縮小することことを
目的とする。【構成】複数チャネルのセルが入力する共通の入力デー
タ線と出力信号を出力する共通の出力データ線とが接続
する多重処理を行う複数のエコーキャンセラユニットを
設ける。エコーキャンセラユニットにバスを介して各チ
ャネルのセルのタップデータ，タップ係数を格納する第
１の共通ＲＡＭ及び制御用のデータを格納する第２の共
通ＲＡＭとを接続し，それぞれ音声データを含むセルの
標準周期に複数のセルのエコーキャンセル処理を行うよ
う構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭ網におけるエコー
キャンセラシステムに関する。近年，高速データ伝送，
映像通信，マルチメディア通信等の高速広帯域通信を提
供するために，Ｂ−ＩＳＤＮ（Broad-band Integrated
Services Digital Network) の実現に向けてＡＴＭ（As
ynchronous Transfer Mode: 非同期転送モード) 技術に
関する研究開発が進められている。

【０００２】Ｂ−ＩＳＤＮは，電話網，Ｎ−ＩＳＤＮ
（Narrow-band ISDN) といった64Ｋｂｐｓを基本とした
網を包含するものである。電話網に代表される64Ｋｂｐ
ｓ系網（ＳＴＭ網：Synchronous Transfer Mode:同期転
送モード）をＡＴＭ網へ統合する場合，セル化遅延やゆ
らぎ吸収による遅延により伝送遅延が増加する可能性が
あり，アナログ電話を収容している２線／４線通信系で
発生するエコーが主観品質に影響を与えるようになるこ
とが予想される。

【０００３】音声通信におけるエコーの影響を抑止する
ためにはエコーキャンセラ（ＥＣ）が適用されている
が，ＡＴＭ化に伴いその適用が必要となる領域が拡大さ
れる可能性があり，本発明はこのＡＴＭ網に用いられた
エコーキャンセラシステムに関する。

【０００４】

【従来の技術】従来のエコーキャンセラが対象としてい
たのは，ＳＴＭ網であり，各処理はチャネル毎に行わ
れ，且つ伝送されるデータは６４Ｋｂｐｓの速度を持
ち，正確な周期で発生してエコーキャンセラに入力され
ていた。このため，エコーキャンセラは８Ｋｂｐｓでサ
ンプリングされたデータを８Ｋ周期（１２５μｓ）単位
で処理すればその目的を達成することができた。

【０００５】図１２は従来のＳＴＭ網でのエコーキャン
セラの適用位置を示す。図１２の場合，アナログの電話
端末ａとｂがＳＴＭ網８１，８３，８５を介して接続さ
れて通話を行い，８０，８６は２線・４線変換用のハイ
ブリッド（Ｈで表示）である。エコーキャンセラ（ＥＣ
で表示）８２は電話端末ｂから送られた遠端通話者の信
号がハイブリッド８０において近端通話者である電話
端末ａへ分岐する時，インピーダンスの不整合等により
エコー成分’が発生して遠端通話者の電話端末ｂへ送
られる。この時，伝送路が長くなって一定以上の遅延時
間があると遠端通話者の通話品質に影響を及ぼすのでＥ
Ｃ８２が設けられており，ＥＣ８２においてキャンセル
処理が行われる。また，ＥＣ８４は電話端末ａからの送
信信号がハイブリッド８６で発生するエコー成分’
をキャンセルする機能を持つ。

【０００６】ＳＴＭ網では，音声のアナログ信号は全て
８ＫＨｚ周期（１２５μｓ）でサンプリングされてＰＣ
Ｍ符号化（１バイト：８ビット）されるので６４Ｋｂｐ
ｓの速度を持ち，割り当てられたチャネル（固定周期）
により伝送される。これに応じて，従来のＳＴＭ網のエ
コーキャンセラ（図１２の８２，８４）は，６４Ｋｂｐ
ｓの速度で正確に１２５μｓの周期で発生する入力デー
タを，８ＫＨｚ（１２５μｓ）単位で処理すればその目
的を達成することができた。

【０００７】図１３は従来のエコーキャンセラの原理図
を示す。このエコーキャンセラ（ＥＣ）は図１２の８２
に相当するものとする。図１３に示すエコーキャンセラ
は，従来のＦＩＲフィルタ(Finite Impulse Response f
ilter)に属するもので，遠端通話者から送られた信号が
受信側入力（Ａ点）から入力されるとタップメモリ８２
４へ入力され，疑似エコー発生器８２３はエコー経路
（ハイブリッドＨを介して送信側入力（Ｄ点）までの経
路）のインパルス応答をタップ係数メモリ８２２とタッ
プメモリ８２４のデータを用いて計算して疑似エコーｙ
_t’を発生し，加算器８２０において送信側入力のエコ
ー信号ｙ_tから疑似エコーｙ_t’が減算される。

【０００８】加算器８２０の出力である残留エコー（ｙ
_t−ｙ_t’）は送信側出力として送信されると共にタッ
プ係数更新部８２１へ供給され，タップ係数更新部８２
１はタップメモリ８２４を使用してタップ係数を更新す
る処理を行いその結果によりタップ係数メモリ８２２の
内容を更新する。このエコーキャンセラでは，１２５μ
ｓ毎に入力する１サンプル（８ビットのＰＣＭ符号）に
ついてエコーキャンセル処理を行えばよい。

【０００９】一方，ＡＴＭ網では５３バイトで１セルが
構成され，その中の先頭５バイトがＡＴＭヘッダ，４８
バイトが情報フィールドであり，音声情報の場合は情報
フィールドの４８ビットの中の１バイトがＡＡＬヘッダ
（ATM Adaptation Layer) であり, 残りの４７バイトの
各バイト（８ビット）が音声のサンプルデータである。
このように，ＡＴＭ網では音声についてセル単位（セル
当たり４７サンプル）でデータが入力される上，そのセ
ルの入力間隔がＳＴＭ網のように正確に周期的とはなら
ない。

【００１０】図１４はＡＴＭ網にＳＴＭ網や, 既存端末
を接続した構成を示す。この構成において, ＡＴＭ網と
ＳＴＭ網の間，ＡＴＭ網と既存端末（６４ＫｂｐｓのＳ
ＴＭ端末）の間には必ずＣＬＡＤ（Cell Assembly and
Disassembly:セルの組立・分解機構）が設けられる。従
って，ＡＴＭ網を介してＳＴＭ網の加入者が通話を行う
場合，ＣＬＡＤにおけるセルの遅延が発生する。このた
め，高速伝送を実現するためには，エコーキャンセラの
処理による新たな遅延は，理想的には限りなく小さくし
て処理速度を向上することが求められている。

【００１１】図１５にＡＴＭでのセルの入力間隔を示
す。この図に示すように，同じチャネル（各セルに対し
チャネル番号が割り当てられ，この例ではＮチャネル）
のセルの標準的な入力間隔は，１セル＝４７サンプルの
場合，１２５μｓ（８Ｋｈｚのサンプル間隔) ×４７＝
５８７５μｓ（＝5.875ms)となるように考えられるが,
実際にはセルの揺らぎがあり, 各セルの到達間隔は一定
ではない。このセルの揺らぎはＡＴＭ網内の各セル毎の
経路（スイッチや伝送線）上の遅延時間の変化により生
じ，各セルに対して約±１．２ｍｓある。このためセル
間隔としては，揺らぎが２．４ｍｓ存在することにな
る。従って，１セルの４７サンプル分の処理は， 5.875
−2.4 ＝3.675 ｍｓで処理しなけれはならない場合があ
り，エコーキャンセラはこの処理能力に対応する必要が
ある。

【００１２】エコーキャンセラは上記図１４に示す接続
の場合，ＳＴＭ網の各端末毎に設ける方法があるがその
個数が膨大となるため，ＡＴＭ網の伝送路に設けて各セ
ルに対してエコーキャンセルする方法の方が効率的であ
る。その場合，ＡＴＭ網の高速伝送路，例えば１５５Ｍ
ｂｐｓ上のセルの場合，１個のセルの時間長が約2.778
μs であるため, 音声のセルの間隔である5.875ms の間
に最大２０１６個のセルが発生する。

【００１３】図１６は従来のＳＴＭ的処理方法を示す。
これは，音声のセル間隔である5.875ms の間に発生する
最大２０１６個の各セルをセルのチャネルに対応して設
けられた２０１６個の各ハードウェア（エコーキャンセ
ラ）で処理する場合の動作タイミングを示す。この方法
によれば，各ハードウェアを最先端の技術を用いて構成
すれば遅延は縮小可能であるが，このように多数のハー
ドウェアを設けることにより全体のハードウェアが大規
模となり回路を縮小化することは困難である。

【００１４】つまり，上記したようにセルの入力に揺ら
ぎがあるため高速の処理をするためには，その揺らぎだ
けマージンを持ったハードウェアとなり，ある時間は処
理待ちをする必要があった。そのため，同一のハードウ
ェアに対して多チャネルを処理する多重化処理が困難と
なっていた。

【００１５】図１７は従来の多重化処理方法を示す。こ
の構成は，１チャネル１ハードウェアを改良して２倍の
処理能力を持つエコーキャンセラによる処理タイミング
をしめす。このエコーキャンセラに対しチャネル１のセ
ル（１ｃｈ）とチャネル１０５８のセル（１０５８ｃ
ｈ）の処理が割り当てられている場合，１ｃｈの処理が
終了するまえに，１０５８ｃｈのセルが揺らぎにより予
定より早く入力した例である。この場合，バッファを設
けて一旦バッファに格納して，処理可能な時に読み出し
て処理することになる。

【００１６】

【発明が解決しようとする課題】上記したように，ＡＴ
Ｍ網とＳＴＭ網の乗り換えのためのＣＬＡＤにおいて遅
延が生じるためエコーキャンセラによる新たな遅延の発
生を最少限にする必要があるという問題があった。ま
た，ＡＴＭ網ではセルの到達間隔が揺らぎによって一定
ではないために従来は高速の処理をするためには揺らぎ
だけマージンをもったハードウェアとなり，ある時間は
処理待ちをする必要がありバッファに必要な回路が膨大
となり，バッファリングすることで更に遅延が増大する
という問題があった。

【００１７】本発明はＳＴＭ網の端末がＡＴＭ網を介し
て音声通信を行う場合に，処理時間を高速化して遅延を
最小限にすると共にセルの揺らぎに対しバッファを用い
ずに対応すると共にハードウェアの規模を縮小すること
ができるエコーキャンセラシステムを提供することを目
的とする。

【００１８】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１は伝送路上の多数のセルの
チャネルに対応する過去のタップデータ（音声デー
タ），タップ係数が格納された第１の共通ＲＡＭ（Rand
um Accees Memory) ，２はバス，３ａは受信側入力（Ｒ
ｉｎ）及び送信側入力（Ｓｉｎ）が入力する入力データ
線，３ｂは送信側出力（Ｓｏｕｔ）が発生する出力デー
タ線，４はＥＣ回路５とデジタル・シグナル・プロセッ
サ（ＤＳＰで表示）６とで構成するエコーキャンセラユ
ニット（ＥＣＵ）であり，疑似エコー発生，残留エコー
算出，タップ係数の更新係数等の演算を行うと共にダブ
ルトーク（両端末から同時に音声が発生すること）やデ
ィゼーブルトーン（アナログモデムによる通信を行う前
にエコーキャンセラを不動作にするために発生するトー
ン信号）を検出してエコーキャンセルの処理を停止する
制御等を行い，各ＥＣユニット４は音声のセル周期（5.
875ms で，処理周期とも呼ばれる）でｍチャネルのセル
を処理（ｍ多重処理）する能力を備え，ｍ個（＃１〜＃
ｍ）のＥＣユニットが設けられている。

【００１９】５は入力データ線からの受信信号（Ｒｉ
ｎ，Ｓｉｎ）を入力して，ＥＣ共通メモリ１のデータ，
ＥＣ共通ＲＡＭ１等のデータによりエコーキャンセルを
行って出力データ線から送信信号（Ｓｏｕｔ）を出力す
る処理を行うＥＣ回路，６は受信側入力（Ｒｉｎ），送
信側入力（Ｓｉｎ）及び残留エコーのパワーの計算，タ
ップ係数更新のためのデータの処理を行うと共に，ダブ
ルトークの検出，ディゼーブルトーンの検出を行ってＥ
Ｃ回路５を無効化する制御等のノンリニアプロセスを実
行するＤＳＰ，７はバス，８はＤＳＰ６の処理に必要な
保持データ（タップ係数の更新係数算出のための各チャ
ネルのセルのデータや特定信号検出用のデータ等）が格
納された第２の共通ＲＡＭである。

【００２０】本発明はＡＴＭの高速伝送路の音声データ
のセルに対して，バッファを必要とせず多重化を実現し
てハードウェアの縮小と処理遅延の短縮を実現するもの
で，そのために多数のチャネルのセルを特定のハードウ
ェアに割り当てるのではなく，何れのハードウェアでも
実行可能な構成を備え，入力されたデータに対する処理
待ち時間を無くすものである。そのため，それぞれエコ
ーキャンセルの多重処理を行うエコーキャンセラ（Ｅ
Ｃ）ユニットを設け，各セルのエコーをキャンセルため
の信号を発生するためのデータが格納される第１の共通
ＲＡＭと，各チャネルの信号処理及び制御用に使用する
データを第２の共通ＲＡＭを設けて，各ＥＣユニットは
各共通ＲＡＭに対しバスを介して高速アクセスするもの
である。

【００２１】

【作用】図１に示すＡＴＭのエコーキャンセラシステム
は，多数のセルスロットの受信側入力信号（Ｒｉｎ）及
び送信側入力信号（Ｓｉｎ）のセル（音声信号の４７サ
ンプルを含む）が共通の入力データ線３ａから入力され
ると，＃１〜＃ｍのｍ個のＥＣユニット４の中の空きの
ＥＣユニット４でデータが取り込まれる。各ＥＣユニッ
ト４は，入力される時にはセルデータのセルスロット番
号が供給され，ＥＣ回路５でバス２を介して第１の共通
ＲＡＭ１からセルスロット番号に対応するＥＣ処理に必
要なデータをロードし，入力信号と共に処理して疑似エ
コーの算出，残留エコー算出を行うと共にＤＳＰ６にお
いてバス７を介して第２の共通ＲＡＭ８にアクセスして
チャネルに対応するデータをロードしタップ係数の更新
やダブルトークやトーンディゼーブル信号の検出とＥＣ
回路５の制御を行う。

【００２２】ＥＣユニット４でエコーキャンセルの処理
が行われた信号（残留エコー信号）は共通の出力データ
線３ｂから出力され，タップデータや更新されたタップ
係数は第１の共通ＲＡＭ１のチャネルに対応する元の位
置にセーブし，第２の共通ＲＡＭ８にも同様にセルスロ
ットに対応する位置にデータがセープされる。このよう
な処理を各ＥＣユニット４を時分割で多重処理すること
により，各ＥＣユニット４は何れのセルスロットの処理
を実行することができる。

【００２３】各ＥＣユニット４は音声セルの間隔である
処理周期5.875ms の間にｎ個のセルのエコーキャンセル
処理（ｎ多重処理）を行う能力を備え，ｍ個のＥＣユニ
ット４で合計ｎ×ｍのセルを処理することができる。Ａ
ＴＭ網の伝送の特徴として，各セルは特定のセルスロッ
ト（セルが配置される周期的な時間位置）に存在せず，
セルスロット上で揺らいでいるので，次にどのセルスロ
ットにデータが来るかはセルを受信してそのセルの制御
データ（チャネル情報を含む）をチェックしないと分か
らないので，セルスロットに割り当てられたＥＣユニッ
ト（前の処理を終えて空きとなっている）がセルをチェ
ックしてチャネルを識別することにより処理を実行す
る。

【００２４】このようにＥＣユニット４をＥＣ回路５と
ＤＳＰ６とで構成し，各回路で使用するデータを共通Ｒ
ＡＭに格納して，ＥＣユニット４の処理能力を向上し，
任意のチャネルを多重処理することにより，ハードウェ
アの規模を縮小し，セル入力と同時に処理できるため，
エコーキャンセルによる遅延を最小限にすることができ
る。

【００２５】

【実施例】図２は実施例のブロック構成図，図３はデー
タとセルスロットの関係を示す図である。

【００２６】図２において，１０は上記図１の１に対応
するエコーキャンセラ（ＥＣ）共通ＲＡＭ，１１，１２
ａ，１２ｂ，１３〜１６は上記図１の２，３ａ，３ｂ，
４〜７に対応し同じ名称であり説明は省略する。図２の
１７は上記図１の８に対応するＤＳＰ（デジタル・シグ
ナル・プロセッサ）共通ＲＡＭである。

【００２７】この実施例は，ＡＴＭ網の１５５Ｍ（メ
ガ）ｂｐｓの１リンク（２０１６チャネル分の音声デー
タ回線に相当する）に設けたセルべースのエコーキャン
セラシステムの例である。ＡＴＭ網では各セルが５３バ
イトであるが，この中で音声データが存在するのは上記
したように４７バイト（４７サンプル）分である。

【００２８】図３に示すように１５５Ｍｂｐｓの伝送路
には，１セルが２．７７７７…μｓの時間長を持つもの
として，１セル分の音声データが１２５μｓ×４７（サ
ンプルデータ）＝５．８７５ｍｓの周期で発生するの
で，この時間に存在することができるセルの数は次の式
から２１１５個となり，伝送路上に配置される各セルの
位置をセルスロットとすると，２１１５スロットが周期
内に存在する。

【００２９】 5.875ms/2.7777…μs ＝2115（セルスロット) 図２の例では，この５．８７５ｍｓの処理周期で２１１
５個のセルを処理することができるように，各ＥＣユニ
ット（ＥＣＵ）１３，すなわち各ＥＣ回路１４及びＤＳ
Ｐ１５はそれぞれ１０多重処理（ｍ＝１０）を行うもの
として合計２１２個（ｎ＝２１２）備えられ，能力的に
は２１１５のセルの処理が可能である。

【００３０】ＥＣ共通ＲＡＭ１０は，ＥＣ回路１４でＦ
ＩＲフィルタ型を用いたエコーキャンセルを行うための
必要なデータ，すなわち各チャネル対応にタップデータ
（過去の音声データ）及びタップ係数のデータとして５
１２ワード（１ワード２４ビット）を格納し，各ワード
を構成する２４ビットは，１６ビットのタップデータと
８ビットのタップ係数データとで構成される。このた
め，ＥＣ共通ＲＡＭ１０は１ＭＷ（メガワード）×２４
ｂの容量を備える。

【００３１】各ＥＣ回路１４は，入力データ線１２ａか
らの入力信号（Ｒｉｎ，Ｓｉｎ）の各セルの中のサンプ
ルデータ（８ビット）を構成する圧縮コードを伸張して
リニアなコードへの変換及び逆変換，エコー経路の推定
（タップ係数とタップデータ）による疑似エコーの計
算，タップ係数の更新（更新係数はＤＳＰ１５で計算）
等を時分割で実行する。

【００３２】ＤＳＰ共通ＲＡＭ１７は，フィルタの更新
係数を作るためのデータ，音声データのパワー情報，特
定の信号や状態（トーンリゼーブル信号やダブルトーク
状態）を検出するためのデータ等を格納し，２１１５チ
ャネルの各チャネルに対応して２５６ワード（１ワード
１６ビット）のデータが格納され，合計で５１２ＫＷ
（キロワード）×１６ｂｉｔの容量を備える。

【００３３】各ＤＳＰ１５は，ＥＣ回路１４と連携して
受信側入力（図１のＲｉｎ），送信側入力（図１のＳｉ
ｎ）の各音声パワーや，残留エコーの音声パワーの計
算，タップ係数の更新係数の計算，トーンリゼーブル信
号の検出やダブルトークの検出と制御等を行う。

【００３４】次に図２に示すハードウェア構成で，ＡＴ
Ｍ網のエコーキャンセラ処理の割り当て方法を説明す
る。この説明では，従来のエコーキャンセラを処理する
ハードウェアに対して，多重化を目的に処理速度をｎ倍
としており，ｎ＝１０とすることは現在の技術により実
現できる。なお，ｎ＝１０とするのは説明を簡単化する
ためであり，後述するｎ＝１５やｎ＝１２とすることも
可能である。

【００３５】図４はＥＣＵへのセルの処理割り当ての第
１の例を示す。図２のＥＣＵ１３は２１２個（ＥＣＵ−
１〜ＥＣＵ−２１２で表す）設けられ，従来の１２５μ
ｓで１チャネルの処理をするハードウェアの１０倍の処
理能力を備え，１セル分の処理を０．５８７５ｍｓで実
行する。各ＥＣユニットのブロックの中の数字はセルス
ロット番号（セル内のヘッダに含まれるチャネル番号と
異なる）を表し，入力する各セルスロットに対しＥＣＵ
−１，ＥＣＵ−２，…と順番に処理が割り当てられ，２
１２番のセルスロットがＥＣＵ−２１２に割り当てられ
ると，次の２１３番のセルスロットは再びＥＣＵ−１に
割り当てられて処理が実行する。この時ＥＣＵ−１では
セルスロット１番の処理が終了している。

【００３６】入力するセルの中には，空きセルや音声デ
ータでないセルも含まれているが，そのＥＣユニット
（ＥＣＵ）は，何も処理を行わない。各ＥＣＵは，時系
列に１０チャネル分［図４中で(1) 〜(10)で示す］の処
理をする。

【００３７】この方式では，セルが入力する時間によっ
て処理するＥＣＵを割り当てるので，入力セル（デー
タ）に対して処理待ちをすることがなくなる。その上，
処理の遅延時間は，１／１０（ｎ多重の場合１／ｎ）に
なると共にＥＣユニットの規模も１／ｎになる。

【００３８】各ＥＣＵの処理方法を図２の構成を参照し
ながら説明する。セルが入力された時にそのセルがどの
チャネルであるかという情報が，入力セルのヘッダから
検出されるので，その情報を元に以下のａ〜ｄの順に処
理が行われる。

【００３９】ａ．ＥＣＵ１３のＥＣ回路１４で処理すべ
きタップデータ等をＥＣ共通ＲＡＭ１０からロードす
る。ｂ．上記ａ．と同時にＤＳＰ１５の各保持データをＤＳ
Ｐ共通ＲＡＭ１７からロードする。

【００４０】ｃ．ＥＣＵ１３の通常のエコーキャンセラ
処理を４７サンプル分行い，処理された音声データセル
を出力データ線１２ｂから出力する（固定遅延）。ｄ．処理後，ロードしたのと同じ種類のデータ（更新
済）をＥＣ共通ＲＡＭ１０，ＤＳＰ共通ＲＡＭ１７にセ
ーブする。

【００４１】以下，このａ．〜ｄ．の手順で処理を繰り
返す。次に別の処理割り当て方式を図５乃至図８に示
す。図５はＥＣＵへのセルの処理割り当ての第２の例で
ある。上記図２の構成の場合，図４のようにセルスロッ
ト単位での処理は実現できるが，全部で２１２０セルス
ロット周期で処理する構成となるため，あるセルスロッ
トの処理をするハードウェアは，ある特定のハードウェ
アに固定とならない。例えば，図４のセルスロット１番
は，最初はＥＣＵ−１で処理されるが，次のサイクルで
受信されるセルスロット１番は，セルスロット２０１５
番がＥＣＵ−２０７番に割り当てられるので，その次の
ＥＣＵ−２０８番に割り当てられる。これは，ＥＣＵの
数が２１２個であり，セルスロット数（２１１５＝３×
３×５×４７）の約数でないためである。

【００４２】図５はこれを改善するもので，図５の場合
はＥＣユニットを１４１個（約数）用意して，各ＥＣユ
ニットは１５多重処理［(1) 〜(15)で示す］を行い, ２
１１５個のセルスロットを各ＥＣユニット（ＥＣＵ−１
〜ＥＣＵ−１４１）に均等に割り振ることが可能とな
る。図５に示すように，この場合，あるセルスロット
（番号）の処理は，常に特定のハードウェア（ＥＣＵ）
により処理される構成とすることが可能となり，ハード
ウェアのデバッグ等の効率を向上することができる。

【００４３】図６はＥＣＵへのセルの処理割り当ての第
３の例である。上記図５の例では，ＥＣＵの個数が１４
１個であり，後述する共通メモリのアクセスにおいて複
数バンク（例では４バンク）とすることが困難な上，メ
モリをアクセスするバスの動作を均等に割り振ることが
できない。そのため，図６ではＥＣユニットを１８８個
用意して，各ＥＣユニットは１２多重処理［(1) 〜(12)
で示す］を行い，共通メモリのバンク数（４とする）の
倍数となっており，メモリアクセス時のバス動作を容易
に均等配分できる構成となっている。しかし，セルスロ
ット数（２１１５）は，４の倍数ではないため，処理の
端数が発生する。

【００４４】図７に上記図６の処理割り当ての場合にお
ける周期的な割り振り動作を示す。すなわち，上記に説
明したようにセルスロット数（２１１５）は４の倍数で
はないが，２１１５×４の処理周期で，ある特定のセル
スロットの処理が特定のハードウェア（ＥＣＵ）が担当
することになる。すなわち，図７のａに示すセルスロッ
ト１番はＥＣＵ−１に割り当てられ，セルスロット２１
１５番の後の１２回目の多重処理の割り振りの後に，２
つの目のセルスロット１番（ｂで示す位置）はＥＣＵ−
４８に割り当てられ，更に２３回の多重処理で, ３つ目
のセルスロット１番（ｃで示す位置）はＥＣＵ−９５に
割り当てられ，その後の３４回の多重処理において, ４
つ目のセルスロット１番（ｄで示す位置）はＥＣＵ−１
４６に割り当てられる。この後は，再びＥＣＵ−１に割
り当てられる。このように，４処理周期（４×２１１５
セルスロット）で割り当てられるセルスロットとＥＣＵ
は対応付けられる。

【００４５】上記図２に示す構成を具体的回路としてプ
リント基板に実装する場合，ＥＣユニット１３の個数が
極めて多く，ＥＣ共通ＲＡＭ１０及びＤＳＰ共通ＲＡＭ
１７を全て同一のプリント板に実装することは困難であ
る。そのため，少なくとも２つに分離することが要求さ
れている。その場合，ＬＳＩで構成するＥＣ回路１４と
ＤＳＰ１５のＤＳＰ転送は，ＤＳＰ数が少ないためクリ
ティカルとはならない。ＥＣ回路１４とＤＳＰ１５はＥ
Ｃユニットとして近くに実装するのが自然であるが，本
発明ではより高速なデータ転送が要求されるＥＣ回路１
４とＥＣ共通ＲＡＭ１０間と，ＤＳＰ１５とＤＳＰ共通
ＲＡＭ１７間をそれぞれ同一のプリント基板に実装し，
実装上ではＥＣユニット１３のＥＣ回路１４とＤＳＰ１
５を分ける構成を持つ実装としている。

【００４６】図８はＥＣ−ＬＳＩ（ＥＣ回路１４と同
じ）とＤＳＰ間の共通バス構成を示す。図にはＥＣ−Ｌ
ＳＩ１４に接続するＥＣ共通ＲＡＭ１０とバス１１，及
びＤＳＰ１５に接続するＤＳＰ共通ＲＡＭ１７とバス１
６は図示省略されているが，バス１１及びバス１６によ
る転送のための構成は後述（図９，図１０）する。ま
た，この図８は，ＥＣ−ＬＳＩ１４とＤＳＰ１５の個
数，すなわちＥＣユニット１３の個数は，上記図６に示
す構成と同じ１８８個の例である。

【００４７】ＥＣ共通ＲＡＭ１０とＥＣ回路（ＥＣ−Ｌ
ＳＩ）１４を１つのプリント基板に実装し，ＤＳＰ１５
とＤＳＰ共通ＲＡＭ１７を別のプリント基板に実装する
場合，ＥＣ−ＬＳＩ１４とＤＳＰ１５間でデータを転送
するための手段が必要であり，そのために共通バス１８
を設けた。このバス１８は例えばＤＳＰが設けられたプ
リント基板側に設けられる。１９は共通バス１８の使用
権を制御するコントローラ（ＣＮＴＬ）である。

【００４８】ＥＣ−ＬＳＩ１４とＤＳＰ１５の間では，
直接ＥＣユニット内でパラレルインタフェースで接続す
るのが自然であるが，２つの基板に分離した場合，１８
８個のＥＣ−ＬＳＩ１４と１８８個のＤＳＰ１５の間
に，１６ビットデータのパラレルインタフェースを設け
ることは，配線数が膨大となり現実的ではない。これに
対し，シリアルインタフェースが考えられるが，ＥＣ−
ＬＳＩ１４とＤＳＰ１５間のデータ転送の数は少ないが
ＤＳＰ１５で算出されて即時にＥＣ−ＬＳＩ１４が必要
とするＤＳＰがあるため使用することができない。この
ため，図８のように共通バスを設ける構成が考え出され
た。

【００４９】エコーキャンセラ処理ではＤＳＰ１５とＥ
Ｃ−ＬＳＩ１４がインタフェース（データのやりとり）
をする時間がほぼ一定となっているため，セルの入力情
報（セルが入力されたタイミングを表す情報）をコント
ローラ１９で監視し，コントローラ１９は各ＤＳＰ１５
にバス１８の使用権をダイナミックに割り振ることによ
り共通バス１８を用いたＥＣ−ＬＳＩ１４とＤＳＰ１５
間のインタフェースを実現することができる。

【００５０】バス権の割り振りは，コントローラ１９が
時間的に割り振るため，あるＤＳＰ１５の処理として考
えると，自分にバス権が与えられるのが何時か分かりに
くい。従って，コントローラ１９からはバス権を持って
いるＤＳＰ１５の機番をＤＳＰに送り，且つ機番は順に
インクリメントするように，カウンタを備えることによ
り，各ＤＳＰは後どのくらいの時間待てば自ＤＳＰにバ
ス権が来るか監視することができる。

【００５１】なお，上記図８の構成においてデータの転
送速度が不足する場合は，共通バス１８を複数設けるこ
とにより対応することができる。従来エコーキャンセラ
システムでは，６４ｍｓの遅延に対処する場合，５１２
タップ（ＦＩＲフィルタの場合）が必要となるため，保
持データはタップ係数５１２ワードと受信信号（タップ
データ）５１２ワードが必要であり，ＥＣ共通ＲＡＭ１
０に処理する前に保持し，しかも各セルスロット（２０
１５個）に対応する個数保持される。そして，セルスロ
ット対応の場合，上記したようにＥＣ−ＬＳＩ１４は，
処理前に所望のデータをＥＣ共通ＲＡＭ１０からロード
し，処理後にデータをＥＣ共通ＲＡＭ１０にセーブす
る。

【００５２】このアクセスは，各セルスロットの時間
（２．７７７７…μｓ）以内に完了しなければならな
い。各データの転送速度が２０ｎｓで，５１２ワードの
データをロード／セーブする場合に必要なバスの数は，
２０ｎｓ×５１２ｗｏｒｄ×２／２．７７８μｓ＝７．
３７＜８となり８本のバスが必要となる。但し各２４ビ
ットであるので信号線の数は２４×８＝１９２本であ
る。

【００５３】このような状況から，ＥＣ−ＬＳＩの信号
ピンを実装する点や，信号ピンの同時スイッチングの点
で問題があり，このバスに接続されるメモリとＬＳＩの
数を考えても実現が困難である。これを解決する本発明
の構成を図９乃至図１１に示す。

【００５４】図９はＥＣ共通ＲＡＭとＥＣ−ＬＳＩ間の
バス接続の構成を示す。図９のＡ．に示す構成におい
て，ＥＣ共通ＲＡＭは，４バンク構成として１０−１〜
１０−４で構成され，それぞれ２０１６チャネル（２１
１５チャネル？）分の１２８ワード（１ワード２４ビッ
ト）のデータが格納され，１バンク目は０−１２７ワー
ド（ワードはＤ［ｎ］で表示），２バンク目は１２８−
２５５ワード，３バンク目は２５６−３８３ワード，４
バンク目は３８４−５１１ワードが格納されている。Ｄ
［ｎ］で表す各ワードｎは８ビットの音声データ（Ｘ
［ｎ］）と１６ビットのタップ係数（Ｈ［ｎ］）とを合
わせた２４ビットで構成される。

【００５５】ＥＣ−ＬＳＩ１４は，ＥＣＵ１３が上記図
６及び図７で示すように，１８８個であり４で割り切れ
る数で構成されているので，４グループに分けられ，１
個にＥＣ回路（それぞれ１２多重処理を行う）が８回路
搭載されＬＳＩを６チップで１グループを構成し，Ａグ
ループ〜Ｄグループに分かれており，各グループはＥＣ
回路を４８回路分備えているがその中の４７回路を使用
する（合計１８８回路）。

【００５６】各グループのチップはＡ１−ｎ〜Ａ６−
ｎ，Ｂ１−ｎ〜Ｂ６−ｎ，Ｃ１−ｎ〜Ｃ６−ｎ，Ｄ１−
ｎ〜Ｄ６−ｎで構成されている。なお，この中の「ｎ」
は各ＥＣ−ＬＳＩ回路に８回路搭載されているので，ｎ
は１〜８の何れかを表す。なお，上記図７の右端に示す
Ａ１−１，Ｂ１−１，Ｃ１−１，…，Ｃ６−７，Ｄ６−
７の表示は，ＥＣＵを構成する図９のＥＣ−ＬＳＩの各
グループＡ〜Ｄ内の個別の回路を表す。

【００５７】図９の２０はバススイッチ（ＢＵＳＳＷで
表示）であり，ＥＣ共通ＲＡＭ１０の４バンクが同時に
ＥＣ−ＬＳＩ１４のグループの何れかとアクセスでき，
全バンクのデータが４回の切替えによりＥＣ−ＬＳＩ１
４の全てのグループと接続してアクセス（ロード，セー
ブ）できる。そのため，ＥＣ共通ＲＡＭ１０の各バンク
１０−１〜１０−４とバススイッチ２０の間，及びバス
スイッチ２０とＥＣ−ＬＳＩのＡ〜Ｄの各グループの間
にはそれぞれ４８ビット（２ワード分）で構成するバス
線が配置されている。

【００５８】図９のＢ．にＥＣ−ＬＳＩの各グループと
ＥＣ共通ＲＡＭのアクセス方法を示す。すなわち，タイ
ムスロットＴ０ではＥＣ−ＬＳＩのＡグループがＥＣ共
通ＲＡＭのバンク１（１０−１）にアクセスし，Ｂグル
ープがバンク２（１０−２）にアクセスし，Ｃグループ
がバンク３（１０−３）にアクセスし，Ｄグループがバ
ンク４（１０−４）にアクセスするよう，バススイッチ
２０は図のＳＷパターンに示すように切替えられる。

【００５９】このタイムスロットＴ０に各グループは割
り当てられたセルスロットの，各１２８ワードのデータ
を２ワードずつ４つの４８ビットのバスを介して同時に
転送し，１２８ワードは６４サイクルで転送される。

【００６０】タイムスロットＴ１になると，バススイッ
チ２０はＳＷパターンに示すように切替えられ，Ｂ．に
示すようにＥＣ−ＬＳＩの各グループはＥＣ共通ＲＡＭ
の４つのバンクにアクセスしてデータを転送する。以
下，タイムスロットＴ２，Ｔ３と順番にバススイッチ２
０の接続パターンが図のように切替えられて，各ＥＣ−
ＬＳＩはＴ０〜Ｔ３の１周期で各セルの５１２ワードの
データにアクセスできる。バススイッチ２０は図示され
ない制御部により図９のＢ．のように切替制御される。

【００６１】このようにすれば，データの各アクセス時
間は４倍になるが，４つのＥＣユニットの分のデータが
同一時間内にアクセスされるので，目的のデータ転送が
できると共に，バスの幅をそれぞれ１／４（１９２／４
＝４８ビット）にできるので，ＥＣ−ＬＳＩのピンの問
題が解決され，またＥＣ−ＬＳＩを４つのグループに分
けることにより同一バス上に接続されるＥＣ−ＬＳＩの
数を減少させてバスドライバのドライバ能力の問題も解
決される。

【００６２】図１０はＤＳＰとＤＳＰ共通ＲＡＭ間のバ
ス接続の構成を示す。図１０のＡ．に示す構成におい
て，ＤＳＰ共通ＲＡＭ１７とＤＳＰ１５の間のバス接続
は上記図９の場合と基本的構成が同じであり，ＤＳＰ共
通ＲＡＭ１７は４バンク構成とし，１７−１〜１７−４
で構成され，それぞれ２０１６チャネル分の６４ワード
（１ワード１６ビット）のデータが格納され，１バンク
目は０−６３ワード（ワードはＭ［ｎ］で表示），２バ
ンク目は６４−１２７ワード，３バンク目は１２８−１
９１ワード，４バンク目は１９２−２５５ワードが格納
され，各セルスロットに２５６ワード（１６ビット）の
データが格納される。なお，音声データが存在するセル
は最大２０１６チャネル分で，２１１５セルスロットに
は空きスロットがある。

【００６３】ＤＳＰ１５は，４グループに分けられ，１
個にＤＳＰ（それぞれ１２多重処理を行う）が４回路搭
載されたＬＳＩが１２チップで１グループを構成し，Ａ
グループ〜Ｄグループに分かれており，各グループはＥ
Ｃ回路を４８回路分備えているがその中の４７回路を使
用する（合計１８８回路）。各グループのチップはＡ１
−ｎ〜Ａ１２−ｎ，Ｂ１−ｎ〜Ｂ１２−ｎ，Ｃ１−ｎ〜
Ｃ１２−ｎ，Ｄ１−ｎ〜Ｄ１２−ｎで構成されている。
この場合のｎはチップ内の回路の番号１〜１２の何れか
の数を表す。図１０の２１はバススイッチ（ＢＵＳＳ
Ｗ）であり，ＤＳＰ共通ＲＡＭ１７の４バンクが同時に
ＤＳＰのグループの何れかとアクセスでき，全バンクの
データが４回の切替えによりＥＣ−ＬＳＩ１４の全ての
グループと接続してアクセス（ロード，セーブ）でき
る。そのため，ＤＳＰ共通ＲＡＭ１７の各バンク１７−
１〜１７−４とバススイッチ２１の間，及びバススイッ
チ２１とＤＳＰ１５のＡ〜Ｄの各グループの間にはそれ
ぞれ１６ビットで構成するバス線（シングルワード構
成）が配置されている。

【００６４】図１０のＢ．にＤＳＰの各グループとＤＳ
Ｐ共通ＲＡＭ間のアクセス方法を示し，上記バススイッ
チ２１のＳＷパターンに示すように各タイムスロットＴ
０−Ｔ３に図に示すように４つのバスを介して同時にＤ
ＳＰからＤＳＰ共通ＲＡＭにアクセスして各バスを介し
て１６ビットずつ転送する。

【００６５】次に図１１はセルスロットと各ＥＣユニッ
トのメモリ転送タイミングを示す図である。このメモリ
転送タイミングは，上記図９に示すＥＣ−ＬＳＩとＥＣ
共通ＲＡＭ間と，図１０に示すＤＳＰとＤＳＰ共通ＲＡ
Ｍ間の両方のメモリアクセス動作に該当し，以下，各共
通ＲＡＭ１０，１７を単にメモリといい，ＥＣ−ＬＳＩ
４及びＤＳＰ１５を単に回路という。

【００６６】ＡＴＭ網の１５５Ｍｂｐｓ伝送路上のセル
スロットが，図１１の最上段に示すようにセルスロット
番号１，２，３，…に従って発生した場合，各セルは上
記図９，図１０に示す回路のグルーブＡ〜グループＤの
それぞれ先頭の回路に順番に割り当てられる。すなわ
ち，グループＡの回路のＡ１−１，グループＢの回路の
Ｂ１−１，…というように割り当てられ。各グループＡ
〜Ｄの各回路では，１−１，１−２，１−３，…の順に
セルスロットが割り当てられ，セルが入力すると，最初
に対応するメモリからセルスロット番号に対応するデー
タを読み出し（リードを表すＲで示す）し，セル内の音
声データ（４７サンプル）について処理を行った後，メ
モリに書き込む（ライトを表すＷで示す）。

【００６７】第１セルスロットの動作タイミングの例を
図１１の最下段に示す。このセルスロットは，Ａグルー
プの回路のＡ１−１に入力すると，最初の５．５μｓで
読み出し（Read) が行われ，その後４７サンプル分のＥ
Ｃ（エコーキャンセラ）処理が行われる。この時間は５
１１．１μｓである。この処理が終了すると，第１セル
スロットの処理データ（更新データ）をメモリへ書き込
む（Write)動作が行われ（５．５μｓ），第１セルスロ
ットの処理を終了する。このＡ１−１の回路は，続いて
割り当てられた第１８９セルスロットについてメモリか
らの読み出し（Read) と，４７サンプル分のＥＣ処理が
実行されて終了すると，書き込み（Write)が行われ，次
に第３７７セルスロットの処理が開始される。このよう
に，各回路は順次ＥＣの多重処理を実行する。

【００６８】また，各回路によるメモリのアクセスは，
上記図９のＢ．（図１０のＢ．も同様）に示すように，
タイムスロットＴ０−Ｔ３で，バススイッチ２０（図１
０の場合は２１）を切替えてメモリを４バンクに順次ア
クセスしているが，Ａ〜Ｄの各グループの回路は，その
時の処理状態に応じてメモリに対して，読み出し（Rea
d),書き込み(Write),読み出し後書き込み(Read/Write),
書き込み後読み出し(Write/Read)という各動作の何れ
かを個別に実行する。

【００６９】図１１に示す伝送路の第１０セルスロット
が発生した時点では，Ｔ０のタイムスロットで，グルー
プＡの回路（Ａ１−３）はメモリからの読み出し（Rea
d），グループＢの回路（Ｂ１−３）は書き込み後読み
出し(Write/Read)，グループＣの回路（Ｃ１−３）は書
き込み(Write),グループＤの回路（Ｄ１−３）は読み出
し後書き込み(Read/Write)の各動作を行う状態であり，
この後の第１２セルスロットでは，グループＡの回路は
書き込み（Write), グループＢは読み出し後書き込み(R
ead/Write)というように，時間に応じてメモリアクセス
における動作が変化する。このようなメモリの転送タイ
ミングで，各グループの回路はセルスロット処理を多重
化して実行することができる。

【００７０】

【発明の効果】本発明によれば，エコーキャンセラ（Ｅ
Ｃ）ユニットの処理能力を向上することが可能となりＡ
ＴＭ網におけるのエコーキャンセラシステムのハードウ
ェアの規模を縮小でき，常にセルの入力と同時に処理す
ることが可能となる。また，ハードウェアの処理待ちが
存在しないので，入力バッファが不要となる上，各セル
のエコーキャンセラ処理の遅延がＥＣユニットの処理能
力分だけであり最小限にすることができる。

【００７１】従って，ハードウェアの飛躍的な縮小と，
処理遅延の縮小，処理の固定遅延が同時に実現できる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例のブロック構成図である。

【図３】データとセルスロットの関係を示す図である。

【図４】ＥＣＵへのセルの処理割り当ての第１の例を示
す図である。

【図５】ＥＣＵへのセルの処理割り当ての第２の例を示
す図である。

【図６】ＥＣＵへのセルの処理割り当ての第３の例を示
す図である。

【図７】図６の処理割り当ての場合における周期的な割
り振り動作を示す図である。

【図８】ＥＣ−ＬＳＩとＤＳＰ間の共通バス構成を示す
図である。

【図９】ＥＣ共通ＲＡＭとＥＣ−ＬＳＩ間のバス接続の
構成を示す図である。

【図１０】ＤＳＰとＤＳＰ共通ＲＡＭ間のバス接続の構
成を示す図である。

【図１１】セルスロットと各ＥＣユニットのメモリ転送
タイミングを示す図である。

【図１２】従来のＳＴＭ網でのエコーキャンセラの適用
位置を示す図である。

【図１３】従来のエコーキャンセラの原理図を示す図で
ある。

【図１４】ＡＴＭ網にＳＴＭ網や, 既存端末を接続した
構成を示す図である。

【図１５】ＡＴＭでのセルの入力間隔を示す図である。

【図１６】従来のＳＴＭ的処理方法を示す図である。

【図１７】従来の多重化処理方法を示す図である。

【符号の説明】

１第１の共通ＲＡＭ２バス３ａ入力データ線３ｂ出力データ線４エコーキャンセラユニット（ＥＣユニット）５ＥＣ回路６ＤＳＰ７バス８第２の共通ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】エコーキャンセラシステムにおいて，複
数チャネルの受信側入力及び送信側入力のセルが入力す
る共通の入力データ線とエコーキャンセル処理された送
信側出力信号を出力する共通の出力データ線と接続する
エコーキャンセルの多重処理を行う複数のエコーキャン
セラユニットと，前記エコーキャンセラユニットにバス
を介して接続されエコーキャンセラ用の処理対象の各チ
ャネルのセルのタップデータ，タップ係数等を格納する
第１の共通ＲＡＭ及びタップ係数更新用データ，制御用
のデータ等を格納する第２の共通ＲＡＭとを備え，前記
エコーキャンセラユニットは，それぞれ音声データを含
むセルの処理周期に複数のセルのエコーキャンセル処理
を行うことを特徴とするエコーキャンセラシステム。
【請求項２】請求項１において，前記複数のエコーキ
ャンセラユニットは，入力セルのチャネルによらず，伝
送路上に発生する順番を表すセルスロット番号に応じて
各セルの処理が順次割り当てられることを特徴とするエ
コーキャンセラシステム。
【請求項３】請求項１または２において，前記複数の
エコーキャンセラユニットは，それぞれ，前記第１の共
通ＲＡＭにアクセスして疑似エコー発生，残留エコーの
算出，タップ係数の更新を多重処理するエコーキャンセ
ラ回路と，前記第２の共通ＲＡＭにアクセスしてタップ
係数の更新係数の算出，特定信号の検出と前記エコーキ
ャンセラ回路の制御を多重処理するデジタルシグナルプ
ロセッサとで構成されることを特徴とするエコーキャン
セラシステム。
【請求項４】請求項３において，前記エコーキャンセ
ラユニットの複数のエコーキャンセラ回路と前記複数の
デジタルシグナルプロセッサを分離し，前記複数のエコ
ーキャンセラ回路と前記複数のデジタルシグナルプロセ
ッサの間を共通バスで接続し，共通バスのバス権を時分
割で割り振るコントローラを備え，前記コントローラ
は，セルデータの入力タイミングによって順次各デジタ
ルシグナルプロセッサに割り振ることを特徴とするエコ
ーキャンセラシステム。
【請求項５】請求項４において，前記コントローラ
は，前記共通バスのバス権を付与するデジタルシグナル
プロセッサの機番を順次インクリメントする順序で割り
振り，現在のバス権を持つ機番を常に各デジタルシグナ
ルプロセッサに出力し，バス権を持たない他のデジタル
シグナルプロセッサは，前記出力された機番により自装
置へのバス権の付与を予め識別することを特徴とするエ
コーキャンセラシステム。
【請求項６】請求項４または５において，前記共通バ
スを介するデータの転送量が多く転送時間を要する場
合，前記共通バスを複数設けることを特徴とするエコー
キャンセラシステム。
【請求項７】請求項４乃至６の何れかにおいて，前記
複数のエコーキャンセラ回路と前記第１の共通ＲＡＭと
を同じプリント基板に実装し，前記複数のデジタルシグ
ナルプロセッサと前記第２の共通ＲＡＭとを別のプリン
ト基板に実装することを特徴とするエコーキャンセラシ
ステム。
【請求項８】請求項２または３において，前記複数の
エコーキャンセラユニットは，音声データを含むセルの
処理周期に伝送路上に存在するセルスロット数の公約数
分の個数を備え，時分割処理のための複数のセルスロッ
トを割り当てる時に各エコーキャンセラユニットは, 音
声データを持つ各セルスロット番号に対応して常に固定
化して処理することを特徴とするエコーキャンセラシス
テム。
【請求項９】請求項２または３において，前記複数の
エコーキャンセラユニットは，音声データを含むセルの
処理単位のｎ倍の期間に存在するセルスロットの公約数
分の個数を備え，時分割処理のための複数のセルスロッ
トを割り当てる時に，音声データを持つ各セルスロット
番号に対応してｎ個のエコーキャンセラユニットが限定
して割り当てられ，ｎ個の処理単位毎に特定のセルスロ
ットが特定エコーキャンセラユニットで処理されること
を特徴とするエコーキャンセラシステム。
【請求項１０】請求項１乃至７の何れかにおいて，前
記第１の共通ＲＡＭ及び前記第２の共通ＲＡＭを複数の
バンクに分割し，前記エコーキャンセラユニットから前
記各共通ＲＡＭに同一時間に複数のメモリアクセスを行
い，バンクの個数に対応する回数に分割して全体のデー
タにアクセスすることを特徴とするエコーキャンセラシ
ステム。
【請求項１１】請求項１０において，前記第１の共通
ＲＡＭ及び第２の共通ＲＡＭに全チャネルのデータがそ
れぞれ格納され，各チャネルに保持すべきデータがそれ
ぞれ前記バンクの分割の数（ｎ）により各バンクにｎ分
割して格納されることを特徴とするエコーキャンセラシ
ステム。
【請求項１２】請求項１０または１１において，前記
第１の共通ＲＡＭにアクセスする複数のエコーキャンセ
ラ回路を前記バンク数に対応する個数のグループに分割
し，前記第２の共通ＲＡＭにアクセスする複数のデジタ
ルシグナルプロセッサを前記バンク数に対応する個数の
グループに分割し，前記第１の共通ＲＡＭと複数のエコ
ーキャンセラシステムの間及び前記第２の共通ＲＡＭと
前記デジタルシグナルプロセッサの間にそれぞれ前記バ
ンク数のデータバスを同時に切替えるバススイッチを設
け，前記各バススイッチは，前記バンクに分割された各
共通ＲＡＭと前記エコーキャンセラ回路及びデジタルシ
グナルプロセッサの各グループとを順次切替え接続して
各グループが１サイクルの切替えで全バンクにアクセス
することを特徴とすくエコーキャンセラシステム。