JPH05244248A - アナログ電話用端局装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 多重化ハイアラーキを使用しないで回線使用
効率の向上を図り、柔軟な網構成を可能とする。 【構成】 アナログ電話１０２と接続された２線式メタ
リック加入者線１０３の他端を入力とする２線４線変換
器１０４の出力を音声符号器１０５で符号化し第一の入
力とするエコーキャンセラ１０６と、エコーキャンセラ
の出力を第一の入力とするＡＴＭセル組立器１０７と、
外部からのＡＴＭセル信号を入力とし第一の出力をエコ
ーキャンセラの第二の入力とするＡＴＭセル分解器１０
８の第一の出力信号を音声復号器１０９で復号化し第一
の入力とし出力を２線４線変換器の４線側の入力とする
セレクタ１１０と、２線４線変換器の出力を入力とし出
力をセレクタの第二の入力とするアナログ電話の制御回
路１１１と、ＡＴＭセル分解器の第二の出力を入力とし
出力をＡＴＭセル分解器の第二の入力とするＡＴＭの制
御回路１１２で構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は端局装置に関し、特にア
ナログ電話信号をＡＴＭ（Asynchronous Transfer Mod
e）信号に変換するＡＴＭ端局装置に関する。

【０００２】

【従来の技術】従来のアナログ電話用の端局装置には、
指定されたハイウェイの指定されたタイムスロットにア
ナログ電話信号を多重化するといういわゆるＳＴＭ（Sy
nchronous Transfer Mode ）ベースの多重化技術が使用
されている。

【０００３】

【発明が解決しようとする課題】従来のアナログ電話用
の端局装置では多重化ハイアラーキが規定されており、
ハイアラーキの各階梯に空が存在すると上位の階梯にお
ける回線使用効率は指数関数的に劣化するという欠点を
有していた。

【０００４】本発明は従来の問題点を解決し、多重化ハ
イアラーキを使用する必要がなく、簡単な構成で回線使
用効率の向上を図り、柔軟な網構成を可能とするアナロ
グ電話用端局装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は上記目的を達成
するため、アナログ電話と接続された２線式メタリック
加入者線の他端を入力とする２線４線変換器と、２線４
線変換器の出力を入力とする音声符号器と、音声符号器
の出力を第一の入力とするエコーキャンセラと、エコー
キャンセラの出力を第一の入力とするＡＴＭセル組立器
と、外部からのＡＴＭセル信号を入力としさらに自身の
第一の出力をエコーキャンセラの第二の入力とするＡＴ
Ｍセル分解器と、ＡＴＭセル分解器の第一の出力信号を
入力とする音声復号器と、音声復号器の出力を第一の入
力としさらに自身の出力を２線４線変換器の４線側の入
力とするセレクタと、２線４線変換器の出力を入力とし
自身の出力をセレクタの第二の入力とするアナログ電話
の制御回路と、ＡＴＭセル分解器の第二の出力を入力と
し自身の出力をＡＴＭセル組立器の第二の入力とするＡ
ＴＭの制御回路とを備えてなることを特徴とする。

【０００６】

【作用】本発明はアナログ音声信号を直ちにＡＴＭ化す
ることから、多重化ハイアラーキを使用する必要がな
く、簡単な構成で回線使用効率が図れ、柔軟な網構成を
可能とする。

【０００７】以下図面にもとづき実施例について説明す
る。

【０００８】

【実施例】図１に本発明の実施例を示す。

【０００９】図１において１０１は本発明の端局装置、
１０２は通常使用されている交換サービスに供されるア
ナログ電話、１０３は既存の２線式メタリック加入者
線、１０４は２線４線変換器である。

【００１０】２線４線変換器１０４には通常ハイブリッ
ドトランスが使用される。

【００１１】１０５は音声符号器（つまりアナログ−デ
ィジタル変換器）、１０６はエコーキャンセラ、１０７
はＡＴＭセル組立器、１０８はＡＴＭセル分解器、１０
９は音声復号器（つまりディジタル−アナログ変換
器）、１１０はセレクタ、１１１はアナログ電話の信号
処理および呼処理を行う制御回路、１１２はＡＴＭの信
号処理および呼処理を行う制御回路、１１３は現在のア
ナログ電話用の加入者回路つまりＳＬＩＣ（Subscriber
Line Interface Circuit ）と呼ばれている回路であ
る。

【００１２】音声符号器１０５および音声復号器１０９
はＣＣＩＴＴ Ｒｅｃ．Ｇ７１１の規定に従ってそれぞ
れ符号化・復号化を行う。

【００１３】１０６は通常使用されるエコーキャンセラ
である。

【００１４】つまり１０４の２線４線変換器の４線区間
において２線式メタリック加入者線への下り信号が上り
側に漏洩するが、ＡＴＭ網においてはＳＴＭ網に比べて
ディジタル処理に伴う遅延が大きいためこの漏洩信号が
送話者エコーとして認識され品質を劣化させる。

【００１５】この送話者エコーを抑圧するためにエコー
キャンセラ１０６を配備する必要がある。

【００１６】エコーキャンセラ１０６の実施例を図２に
示す。

【００１７】図２において２０１および２０２は２線式
メタリック加入者線への下り信号、２０３は１０４の２
線４線変換器の４線区間において上り側に漏洩する下り
信号の漏洩信号、２０４は２線式メタリック加入者線の
上り信号、２０５はエコーキャンセラ１０６への上り信
号入力端、２０６はエコーキャンセラ１０６の上り信号
出力端、２０７はエコーキャンセラ１０６への下り信号
入力端、２０８は遅延レジスタ、２０９は重み付け係数
回路、２１０は重み付け係数回路の制御回路、２１１は
加算器、２１２は減算器である。

【００１８】エコーキャンセラ上り出力信号にエコーが
残留していると、制御回路２１０においてエコーキャン
セラ上り出力信号とエコーキャンセラ下り入力信号の相
関をとり、相関が有るときには重み付け係数回路２０９
における重み付け係数を変更して相関がなくなるよう
に、つまりエコーが残留しなくなるように制御を行う。

【００１９】以上のエコーキャンセラの動作は、例え
ば、電気学会誌１１１巻１２号（平成３年発行）９９１
頁目第４図「エコーキャンセラの原理と構成」に詳細に
記述されている。

【００２０】図１のＡＴＭセル組立器１０７においては
音声信号および制御信号をＡＴＭセル信号に組み立て、
ＡＴＭセル分解器１０８においてはその逆変換を行う。

【００２１】ＡＴＭセルはヘッダ（５オクテット＝５×
８ビット）と情報フィールド（４８オクテット＝４８×
８ビット）から構成される。

【００２２】図３にＡＴＭセル全体の構成を、図４およ
び図５にＡＴＭセル中の情報フィールド部分の構成を示
す。

【００２３】詳細はＣＣＩＴＴ Ｂ−ＩＳＤＮ基本勧告
に記載されている。

【００２４】図１のＡＴＭセル組立器１０７の実施例を
図６に示す。

【００２５】図６において５０１は上り主情報（つまり
音声信号）入力端、５０２は主情報用の４７オクテット
長のメモリ、５０３はセル送出順に付与されるシーケン
ス番号「ＳＮ」用のカウンタ、５０４はカウンタ５０３
に対するシーケンス番号保護用ビット「ＳＮＰ」つまり
ＣＲＣチェックビットを付与する回路、５０５は多重化
回路である。

【００２６】５０２のメモリがフルになった時点でこの
メモリの読み出しが開始される。

【００２７】このメモリ読み出し出力は多重化回路５０
５によってＳＮおよびＳＮＰとともに多重される。

【００２８】このとき、多重化回路５０５の出力は図４
に示された形をしている。

【００２９】５１２は上り制御情報入力端、５１３は制
御情報用の４６オクテット長のメモリ、５１４はオクテ
ット長の制御回路である。

【００３０】すなわち制御回路５１４は５１３のメモリ
がフルになった時点、あるいは制御情報が終了した時点
で５１３のメモリの読み出しを開始する。

【００３１】５１５はセグメントタイプ（ＳＴ）用のレ
ジスタで先頭セル、中間セル、最終セルの識別を制御回
路５１４の指示により行う。

【００３２】５１６はセル送出順に付与されるシーケン
ス番号「ＳＮ」用のカウンタ、５１７はペイロード内有
効情報長「ＬＩ」つまり最終セルにおける有効オクテッ
ト長を記憶するメモリでいずれも制御回路５１４の制御
を受ける。

【００３３】５１８は多重化回路で５１３のメモリの読
み出しが開始された時点でメモリ５１３、ＳＴ用レジス
タ５１５、ＳＮ用カウンタ５１６、ＬＩ用メモリ５１７
の出力を多重する。

【００３４】５１９はＣＲＣチェックビット付与回路、
５２０は多重化回路である。

【００３５】多重化回路５１８、ＣＲＣチェックビット
付与回路５１９の出力は５２０の多重化回路で多重され
る。

【００３６】このとき、多重化回路５２０の出力は図５
に示された形をしている。

【００３７】５０６はセル送出制御回路、５０７はＯＡ
Ｍ情報用のメモリ、５０８はセル送出順に付与されるシ
ーケンス番号「ＳＮ」用のカウンタ、５０９は多重化回
路、５１０はＣＲＣチェックビット付与回路、５１１は
多重化回路である。

【００３８】このとき、５０７のメモリへのＯＡＭ情報
の書き込みはセル送出制御回路５０６により行われる。

【００３９】メモリ５０７、カウンタ５０８の出力は多
重化回路５０９により多重され、さらにＣＲＣチェック
ビット付与回路５１０の出力とともに多重化回路５１１
により多重される。

【００４０】５２１は多重化回路で、多重化回路５０
５、５１１、５２０の各出力を多重する。

【００４１】このとき、多重化回路５０５、５１１、５
２０の各出力の競合制御はセル送出制御回路５０６によ
り行われる。

【００４２】５２２は図３に示すヘッダ部分の情報（仮
想パス識別ＶＰＩ、仮想チャネル識別ＶＣＩ、ペイロー
ドタイプＰＴ、セル損失優先表示ＣＬＰ）を記憶するヘ
ッダ情報用のメモリ、５２３はＣＲＣチェックビット付
与回路、５２４は多重化回路、５２５はスクランブラ、
５２６は多重化回路、５２７は上り情報（主情報＋ＯＡ
Ｍ情報＋制御情報）出力端である。

【００４３】多重化回路５２１の出力はメモリ５２２、
ＣＲＣチェックビット付与回路５２３の各出力とともに
多重化回路５２４により多重され、さらにスクランブラ
５２５の出力とともに多重化回路５２６により多重され
る。

【００４４】このとき、多重化回路５２４の出力は図３
に示した形をしている。

【００４５】図１のＡＴＭセル分解器１０８の実施例を
図７に示す。

【００４６】図７において６０１は下り情報（主情報＋
ＯＡＭ情報＋制御情報）入力端、６０２はＣＲＣチェッ
ク回路（ＣＲＣチェックビット付与回路５２３に対応）
である。

【００４７】６０３はセル同期回路でＣＲＣチェック回
路６０２の出力にＣＲＣエラーが発生しない条件のセル
位相をトラッキングする。

【００４８】６０４は受信タイミング発生回路でセル同
期回路６０３で検出したセル位相を参照して受信タイミ
ングを作成する。

【００４９】６０５はディスクランブラ、６０６はＣＲ
Ｃチェック回路（ＳＮＰ付与回路５０４に対応）、６０
７は受信シーケンス番号のメモリ（ＳＮ用カウンタ５０
３に対応）である。

【００５０】ＣＲＣチェック回路６０６で誤り訂正が可
能と判断されたときにはメモリ６０７の内容を訂正す
る。

【００５１】６０８は受信シーケンス番号発生回路、６
０９はメモリ６０７と受信シーケンス番号発生回路６０
８の照合回路、６１０はバッファメモリ制御回路、６１
１はバッファメモリ、６１２は下り主情報出力端であ
る。

【００５２】なお、ＣＲＣチェック回路６０６で誤り訂
正が不可能と判断されたとき、または照合回路６０９に
おいて照合結果が不一致のときにはバッファメモリ制御
回路６１０はバッファメモリ６１１にデータの書き込み
を行わない。

【００５３】６１３は受信仮想パス識別ＶＰＩ、仮想チ
ャネル識別ＶＣＩ、ペイロードタイプＰＴ、セル損失優
先表示ＣＬＰ、セグメントタイプＳＴ、ペイロード内有
効情報長ＬＩ、シーケンス番号ＳＮのラッチ回路、６１
４はＯＡＭ情報検出回路である。

【００５４】ＯＡＭ情報検出回路６１４はＯＡＭ情報が
検出されたときはＯＡＭ情報を分離抽出すると同時にＯ
ＡＭ情報を終端する。

【００５５】６１５はＣＲＣチェック回路（ＣＲＣチェ
ックビット付与回路５１９に対応）、６１６はバッファ
メモリ制御回路、６１７はバッファメモリ、６１８は下
り制御情報出力端である。

【００５６】ラッチ回路６１３に記憶されている仮想パ
ス識別ＶＰＩ、仮想チャネル識別ＶＣＩを参照して制御
情報と判断されたときには図５に示したペイロード部分
がバッファメモリ６１７に書き込まれる。

【００５７】また、ラッチ回路６１３に記憶されている
セグメントタイプＳＴを参照して最終セルと判断された
ときにはペイロード内有効情報長ＬＩに指定されている
オクテット長だけバッファメモリ６１７に書き込まれ
る。

【００５８】図１において、アナログ電話の制御回路１
１１はアナログ音声信号に対する処理として、呼処理、
ＤＰ信号あるいはＰＢ信号の数字受信、ダイアルトーン
あるいはビジートーンあるいはハウラトーンの発生を行
う。

【００５９】また、ＡＴＭの制御回路１１２はＡＴＭ信
号に対する処理として、呼処理、信号処理を行う。

【００６０】セレクタ１１０はアナログ電話の制御回路
１１１の制御を受け、受信信号またはトーンの切り替え
を行う。

【００６１】

【発明の効果】以上説明したように、本発明はアナログ
音声信号を直ちにＡＴＭ化することを特徴としているこ
とから従来の多重化ハイアラーキを使用する必要がない
ため簡単な構成で回線使用効率の向上が図れ、かつ柔軟
な網を構成することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施例である。

【図２】エコーキャンセラの基本構成である。

【図３】ＡＴＭセルの全体構成である。

【図４】ＡＴＭセル中の情報フィールド部分の構成（タ
イプ１）である。

【図５】ＡＴＭセル中の情報フィールド部分の構成（タ
イプ３）である。

【図６】ＡＴＭセル組立器の構成である。

【図７】ＡＴＭセル分解器の構成である。

【符号の説明】

１０１ 本発明の端局装置 １０２ アナログ電話 １０３ ２線式メタリック加入者線 １０４ ２線４線変換器 １０５ 音声符号器 １０６ エコーキャンセラ １０７ ＡＴＭセル組立器 １０８ ＡＴＭセル分解器 １０９ 音声復号器 １１０ セレクタ １１１ アナログ電話の制御回路 １１２ ＡＴＭの制御回路 １１３ アナログ電話用の加入者回路 ２０１，２０２ 下り信号 ２０３ 下り信号の漏洩信号 ２０４ 上り信号 ２０５ エコーキャンセラ上り信号入力端 ２０６ エコーキャンセラ上り信号出力端 ２０７ エコーキャンセラ下り信号入力端 ２０８ 遅延レジスタ ２０９ 重み付け係数回路 ２１０ 制御回路 ２１１ 加算器 ２１２ 減算器 ５０１ 上り主情報入力端 ５０２ 主情報用４７オクテット長メモリ ５０３，５０８，５１６ ＳＮ用カウンタ ５０４ ＳＮＰ付与回路 ５０５，５０９，５１１，５１８，５２０，５２１，５
２４，５２６ 多重化回路 ５０６ セル送出制御回路 ５０７ ＯＡＭ情報用メモリ ５１０，５１９，５２３ ＣＲＣチェックビット付与回
路 ５１２ 上り制御情報入力端 ５１３ 制御情報用４６オクテット長メモリ ５１４ オクテット長制御回路 ５１５ ＳＴ用レジスタ ５１７ ＬＩ用メモリ ５２２ ヘッダ情報用メモリ ５２５ スクランブラ ５２７ 上り情報出力端 ６０１ 下り情報入力端 ６０２，６０６，６１５ ＣＲＣチェック回路 ６０３ セル同期回路 ６０４ 受信タイミング発生回路 ６０５ ディスクランブラ ６０７ 受信シーケンス番号用メモリ ６０８ 受信シーケンス番号発生回路 ６０９ 照合回路 ６１０，６１６ バッファメモリ制御回路 ６１１，６１７ バッファメモリ ６１２ 下り主情報出力端 ６１３ ラッチ回路 ６１４ ＯＡＭ情報検出回路 ６１８ 下り制御情報出力端

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アナログ電話（１０２）と接続された２
   線式メタリック加入者線（１０３）の他端を入力とする
   ２線４線変換器（１０４）と、 該２線４線変換器の出力を入力とする音声符号器（１０
   ５）と、 該音声符号器の出力を第一の入力とするエコーキャンセ
   ラ（１０６）と、 該エコーキャンセラの出力を第一の入力とするＡＴＭセ
   ル組立器（１０７）と、 外部からのＡＴＭセル信号を入力とし第一の出力をエコ
   ーキャンセラの第二の入力とするＡＴＭセル分解器（１
   ０８）と、 該ＡＴＭセル分解器の第一の出力信号を入力とする音声
   復号器（１０９）と、 該音声復号器の出力を第一の入力とし出力を前記２線４
   線変換器の４線側の入力とするセレクタ（１１０）と、 該２線４線変換器の出力を入力とし出力を前記セレクタ
   の第二の入力とするアナログ電話の制御回路（１１１）
   と、 前記ＡＴＭセル分解器の第二の出力を入力とし出力を前
   記ＡＴＭセル組立器の第二の入力とするＡＴＭの制御回
   路（１１２）とを備えてなることを特徴とするアナログ
   電話用端局装置。