JPH08115907A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08115907A JPH08115907A JP6276058A JP27605894A JPH08115907A JP H08115907 A JPH08115907 A JP H08115907A JP 6276058 A JP6276058 A JP 6276058A JP 27605894 A JP27605894 A JP 27605894A JP H08115907 A JPH08115907 A JP H08115907A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタのエミッタコンタク
ト部分に形成される自然酸化膜のバラツキを低減させ、
ｈＦＥの制御性を向上させることを目的とする。 【構成】 炉芯管（２）内にガス導入口（６）よりＯ２
ガスおよびＮ２ガスを導入し、半導体ウェハーの入炉前
よりＮ２８０％、Ｏ２２０％の混合ガスを流しながら、
ボート（４）に並べた半導体ウェハー（３）を入炉す
る。これにより大気の巻き込みの影響を軽減することが
でき、バイポーラトランジスタのエミッタコンタクト部
分に形成される自然酸化膜の膜厚均一化を図り、ｈＦＥ
のウェハー内・ウェハー間・バッチ間のバラツキを低減
させ、ｈＦＥの制御性を向上させる。
ト部分に形成される自然酸化膜のバラツキを低減させ、
ｈＦＥの制御性を向上させることを目的とする。 【構成】 炉芯管（２）内にガス導入口（６）よりＯ２
ガスおよびＮ２ガスを導入し、半導体ウェハーの入炉前
よりＮ２８０％、Ｏ２２０％の混合ガスを流しながら、
ボート（４）に並べた半導体ウェハー（３）を入炉す
る。これにより大気の巻き込みの影響を軽減することが
でき、バイポーラトランジスタのエミッタコンタクト部
分に形成される自然酸化膜の膜厚均一化を図り、ｈＦＥ
のウェハー内・ウェハー間・バッチ間のバラツキを低減
させ、ｈＦＥの制御性を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に炉体を利用する熱処理方法に関する。
に関し、特に炉体を利用する熱処理方法に関する。
【０００２】
【従来の技術】図５にＮＰＮ型バイポーラトランジスタ
の断面図を示す。図５に示すように、コレクタ領域とな
るＮ型エピタキシャル層（５１）中に選択形成されたＰ
型ベース領域（５２）上に、二酸化シリコンより成る絶
縁膜（５３）を形成する。次に、二酸化シリコン膜（５
３）のＰ型ベース領域（５２）上に、選択的にエミッタ
開孔（５４）を形成し、このエミッタ開孔（５４）を覆
うように多結晶シリコン電極（５５）を選択形成する。
次に多結晶シリコン電極（５５）に砒素等のＮ型不純物
を導入し、熱処理を行うことによりＮ型エミッタ領域
（５７）をＰ型ベース領域（５２）中に選択的に形成す
る。
の断面図を示す。図５に示すように、コレクタ領域とな
るＮ型エピタキシャル層（５１）中に選択形成されたＰ
型ベース領域（５２）上に、二酸化シリコンより成る絶
縁膜（５３）を形成する。次に、二酸化シリコン膜（５
３）のＰ型ベース領域（５２）上に、選択的にエミッタ
開孔（５４）を形成し、このエミッタ開孔（５４）を覆
うように多結晶シリコン電極（５５）を選択形成する。
次に多結晶シリコン電極（５５）に砒素等のＮ型不純物
を導入し、熱処理を行うことによりＮ型エミッタ領域
（５７）をＰ型ベース領域（５２）中に選択的に形成す
る。
【０００３】多結晶シリコン電極（５５）の形成は、公
知の減圧化学気相成長法により行われるが、この形成過
程で多結晶シリコン電極（５５）とＰ型ベース領域（５
２）との間に通常１５〜３０Åの自然酸化膜と呼ばれる
二酸化シリコン膜（５６）が形成される。この自然酸化
膜（５６）の厚さにより、バイポーラトランジスタの電
流増幅率ｈＦＥ（以下「ｈＦＥ」と記す）が決定される
ため、バイポーラトランジスタの製造において、多結晶
シリコン電極（５５）の形成方法は制御性が非常に要求
される。
知の減圧化学気相成長法により行われるが、この形成過
程で多結晶シリコン電極（５５）とＰ型ベース領域（５
２）との間に通常１５〜３０Åの自然酸化膜と呼ばれる
二酸化シリコン膜（５６）が形成される。この自然酸化
膜（５６）の厚さにより、バイポーラトランジスタの電
流増幅率ｈＦＥ（以下「ｈＦＥ」と記す）が決定される
ため、バイポーラトランジスタの製造において、多結晶
シリコン電極（５５）の形成方法は制御性が非常に要求
される。
【０００４】図２は、従来の半導体装置製造の熱処理装
置の断面図で、従来の半導体装置の多結晶シリコン電極
（５５）の形成工程に適用する炉体構成を示ものであ
る。図２において、炉は炉体（１）に装着された炉芯管
（２）と、半導体ウェハー（３）を並べたボート（４）
と、炉芯管（２）内を減圧状態にする真空ポンプ（５）
と、炉芯管（２）内にＮ２ガス等の不活性ガスを導入す
るガス導入口（６）と、原料ガスを導入する原料ガス導
入口（７）とから構成されている。半導体ウェハー
（３）の入炉時に、炉芯管（２）内にＮ２ガスを流して
大気の巻き込みを防止し、炉芯管（２）内の雰囲気が外
乱を受けることによる製造バラツキの防止をしている
（例えば特開昭５９−３５４３３号公報）。ここで、大
気の巻き込みとは、半導体ウェハー（３）が炉芯管
（２）内に入炉する際、クリーンルーム内の大気が半導
体ウェハー（３）とともに炉芯管（２）内に入り込むこ
とである。
置の断面図で、従来の半導体装置の多結晶シリコン電極
（５５）の形成工程に適用する炉体構成を示ものであ
る。図２において、炉は炉体（１）に装着された炉芯管
（２）と、半導体ウェハー（３）を並べたボート（４）
と、炉芯管（２）内を減圧状態にする真空ポンプ（５）
と、炉芯管（２）内にＮ２ガス等の不活性ガスを導入す
るガス導入口（６）と、原料ガスを導入する原料ガス導
入口（７）とから構成されている。半導体ウェハー
（３）の入炉時に、炉芯管（２）内にＮ２ガスを流して
大気の巻き込みを防止し、炉芯管（２）内の雰囲気が外
乱を受けることによる製造バラツキの防止をしている
（例えば特開昭５９−３５４３３号公報）。ここで、大
気の巻き込みとは、半導体ウェハー（３）が炉芯管
（２）内に入炉する際、クリーンルーム内の大気が半導
体ウェハー（３）とともに炉芯管（２）内に入り込むこ
とである。
【０００５】次に、作業ステップについて説明する。一
般に、多結晶シリコンの減圧化学気相成長法では、炉芯
管（２）内にＮ２ガスを流しながら半導体ウェハー
（３）を入炉し、その後炉芯管（２）内を減圧状態（約
０．７５Ｔｏｒｒ）にする。次に、原料ガスとしてシラ
ンガスを導入口（７）より導入することにより、多結晶
シリコンの成長を行い、その後、導入口（６）より導入
したＮ２ガスで炉芯管（２）内をパージし、Ｎ２ガスを
流しながら半導体ウェハー（３）を出炉している。ま
た、微量に巻き込んだ酸素の影響を防止する例として、
炉内温度を低温に保った状態で半導体ウェハーを入炉
し、炉内を減圧状態にし、Ｎ２ガスで炉内をパージし、
炉内温度を上げ熱処理を行う方法（特開昭５９−３５４
３３号公報）及び、炉芯管の開口部に予備真空排気室を
設け、前記予備真空排気内に不活性ガスを導入し、その
内部を不活性ガス雰囲気に置換してから入炉し熱処理を
行う方法（特開平２−２０３２８）などが提案されてい
る。
般に、多結晶シリコンの減圧化学気相成長法では、炉芯
管（２）内にＮ２ガスを流しながら半導体ウェハー
（３）を入炉し、その後炉芯管（２）内を減圧状態（約
０．７５Ｔｏｒｒ）にする。次に、原料ガスとしてシラ
ンガスを導入口（７）より導入することにより、多結晶
シリコンの成長を行い、その後、導入口（６）より導入
したＮ２ガスで炉芯管（２）内をパージし、Ｎ２ガスを
流しながら半導体ウェハー（３）を出炉している。ま
た、微量に巻き込んだ酸素の影響を防止する例として、
炉内温度を低温に保った状態で半導体ウェハーを入炉
し、炉内を減圧状態にし、Ｎ２ガスで炉内をパージし、
炉内温度を上げ熱処理を行う方法（特開昭５９−３５４
３３号公報）及び、炉芯管の開口部に予備真空排気室を
設け、前記予備真空排気内に不活性ガスを導入し、その
内部を不活性ガス雰囲気に置換してから入炉し熱処理を
行う方法（特開平２−２０３２８）などが提案されてい
る。
【０００６】
【発明が解決しようとする課題】前述した従来の半導体
装置の製造方法では、炉芯管（２）の径が大きくなる
と、入炉時に大気が巻き込みやすくなり、また半導体ウ
ェハー（３）のボート（４）内の位置に依存して熱分布
が不均一となる。例えば、エミッタ電極の多結晶シリコ
ンを減圧化学気相成長する場合において、この大気の巻
き込みおよびウェハーの熱分布の不均一さによって、エ
ミッタコンタクト部にウェハー内・ウェハー間・バッチ
間でバラツキの大きい自然酸化膜が形成され、その上に
エミッタ電極となる多結晶シリコンが成長することにな
る。その結果、バイポーラトランジスタのｈＦＥにバラ
ツキが生じ、歩留低下の要因となる。
装置の製造方法では、炉芯管（２）の径が大きくなる
と、入炉時に大気が巻き込みやすくなり、また半導体ウ
ェハー（３）のボート（４）内の位置に依存して熱分布
が不均一となる。例えば、エミッタ電極の多結晶シリコ
ンを減圧化学気相成長する場合において、この大気の巻
き込みおよびウェハーの熱分布の不均一さによって、エ
ミッタコンタクト部にウェハー内・ウェハー間・バッチ
間でバラツキの大きい自然酸化膜が形成され、その上に
エミッタ電極となる多結晶シリコンが成長することにな
る。その結果、バイポーラトランジスタのｈＦＥにバラ
ツキが生じ、歩留低下の要因となる。
【０００７】また、その他の大気の巻き込みを防止する
方法においても、低温で入炉してから熱処理をすること
によって、プロセス時間が長くなったり、あるいは装置
が大型化してしまうなどの欠点がある。本発明は上記に
示した従来の課題を解決するもので、従来と同等の大き
さの装置を用いて、さらに、同等のプロセス時間で、エ
ミッタコンタクト部に均一な自然酸化膜を形成し、ｈ
ＦＥのウェハー内・ウェハー間・バッチ間でバラツキを
低減し、制御性を向上させる半導体装置の製造方法を提
供することを目的とする。
方法においても、低温で入炉してから熱処理をすること
によって、プロセス時間が長くなったり、あるいは装置
が大型化してしまうなどの欠点がある。本発明は上記に
示した従来の課題を解決するもので、従来と同等の大き
さの装置を用いて、さらに、同等のプロセス時間で、エ
ミッタコンタクト部に均一な自然酸化膜を形成し、ｈ
ＦＥのウェハー内・ウェハー間・バッチ間でバラツキを
低減し、制御性を向上させる半導体装置の製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、半導体ウェハ
ーの入炉に先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２
５〜２５ｖｏｌ％の雰囲気に保った後、半導体ウェハー
を前記炉内に入炉して熱処理することを特徴とする半導
体装置の製造方法である。また本発明は、半導体ウェハ
ーの入炉に先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２
５〜２５ｖｏｌ％の雰囲気に保った後、半導体ウェハー
を前記炉内に入炉して、多結晶シリコンを減圧化学気相
成長するものであることを特徴とする半導体装置の製造
方法である。また本発明は、半導体ウェハーの入炉に先
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保った後、半導体ウェハーを前記炉内に
入炉して、多結晶シリコンを減圧化学気相成長するもの
で、多結晶シリコンがバイポーラトランジスタのエミッ
タ電極を構成する多結晶シリコンであることを特徴とす
る半導体装置の製造方法である。
ーの入炉に先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２
５〜２５ｖｏｌ％の雰囲気に保った後、半導体ウェハー
を前記炉内に入炉して熱処理することを特徴とする半導
体装置の製造方法である。また本発明は、半導体ウェハ
ーの入炉に先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２
５〜２５ｖｏｌ％の雰囲気に保った後、半導体ウェハー
を前記炉内に入炉して、多結晶シリコンを減圧化学気相
成長するものであることを特徴とする半導体装置の製造
方法である。また本発明は、半導体ウェハーの入炉に先
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保った後、半導体ウェハーを前記炉内に
入炉して、多結晶シリコンを減圧化学気相成長するもの
で、多結晶シリコンがバイポーラトランジスタのエミッ
タ電極を構成する多結晶シリコンであることを特徴とす
る半導体装置の製造方法である。
【０００９】本発明において、半導体ウェハーの入炉に
先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖ
ｏｌ％の雰囲気に保つのは、半導体ウェハーの入炉時
に、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込むことがないようにするためであり、大気
の巻き込みの影響をなくするように、酸素濃度を一定に
保つためである。本発明者の実験ではＯ２ガスの流量と
しては５〜２３％で同様の効果が得られており、したが
ってＯ２ガスの流量としては５〜２３％、好ましくは１
８〜２２％とし、残余をＮ２ガス等の不活性ガスとする
ことが適切である。
先立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖ
ｏｌ％の雰囲気に保つのは、半導体ウェハーの入炉時
に、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込むことがないようにするためであり、大気
の巻き込みの影響をなくするように、酸素濃度を一定に
保つためである。本発明者の実験ではＯ２ガスの流量と
しては５〜２３％で同様の効果が得られており、したが
ってＯ２ガスの流量としては５〜２３％、好ましくは１
８〜２２％とし、残余をＮ２ガス等の不活性ガスとする
ことが適切である。
【００１０】
【作用】本発明においては、半導体ウェハーの入炉に先
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保ち、ウェハーを入炉するので、大気の
巻き込み、即ち半導体ウェハーが炉内に入炉する際、ク
リーンルーム内の大気が半導体ウェハーとともに炉内に
入り込むことがないものである。また、多結晶シリコン
の形成過程での自然酸化膜の厚さを均一に形成すること
ができるものであり、エミッタコンタクト部に均一な自
然酸化膜を形成できることにより、ｈＦＥのウェハー内
・ウェハー間・バッチ間でバラツキを低減し、制御性を
向上させることができるものである。
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保ち、ウェハーを入炉するので、大気の
巻き込み、即ち半導体ウェハーが炉内に入炉する際、ク
リーンルーム内の大気が半導体ウェハーとともに炉内に
入り込むことがないものである。また、多結晶シリコン
の形成過程での自然酸化膜の厚さを均一に形成すること
ができるものであり、エミッタコンタクト部に均一な自
然酸化膜を形成できることにより、ｈＦＥのウェハー内
・ウェハー間・バッチ間でバラツキを低減し、制御性を
向上させることができるものである。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は、本発明の一実施例の熱処理装置の断
面図である。図１に示すように、この熱処理装置は、炉
は炉体（１）に装着された炉芯管（２）と、半導体ウェ
ハー（３）を並べたボート（４）と、炉芯管（２）内を
減圧状態にする真空ポンプ（５）と、炉芯管（２）内に
Ｎ２ガスおよびＯ２ガスを導入するガス導入口（６）
と、原料ガスを導入する原料ガス導入口（７）とから構
成されている。
説明する。図１は、本発明の一実施例の熱処理装置の断
面図である。図１に示すように、この熱処理装置は、炉
は炉体（１）に装着された炉芯管（２）と、半導体ウェ
ハー（３）を並べたボート（４）と、炉芯管（２）内を
減圧状態にする真空ポンプ（５）と、炉芯管（２）内に
Ｎ２ガスおよびＯ２ガスを導入するガス導入口（６）
と、原料ガスを導入する原料ガス導入口（７）とから構
成されている。
【００１２】図３は、本発明の炉芯管内の酸素濃度変化
図、即ち、炉芯管（２）内における処理時間経過に対す
る酸素濃度の変化を示すグラフである。図３に示すよう
に、半導体装置の製造工程における入炉、Ｎ２パージ、
真空引き、ポリシリ成長（多結晶シリコン成長）、Ｎ２
パージ、出炉の処理時間経過において、入炉時に、大気
とほぼ同じ成分であるＮ２約８０％、Ｏ２約２０％の混
合ガスをガス導入口（６）より流し、大気の巻き込みの
影響をなくするように、酸素濃度を一定に保つ。次に、
ガス導入口（６）よりＮ２ガスのみを流し、炉芯管
（２）内をＮ２ガスで置換し、その後、真空ポンプ
（５）により炉芯管（２）内を減圧状態にする。次に、
原料ガス導入口（７）よりシランガスを流し、半導体基
板上に多結晶シリコンを成長させ（約２０００Å）、そ
の後再度ガス導入口（６）よりＮ２ガスを流し、炉芯管
（２）内をＮ２ガスで置換し出炉する。
図、即ち、炉芯管（２）内における処理時間経過に対す
る酸素濃度の変化を示すグラフである。図３に示すよう
に、半導体装置の製造工程における入炉、Ｎ２パージ、
真空引き、ポリシリ成長（多結晶シリコン成長）、Ｎ２
パージ、出炉の処理時間経過において、入炉時に、大気
とほぼ同じ成分であるＮ２約８０％、Ｏ２約２０％の混
合ガスをガス導入口（６）より流し、大気の巻き込みの
影響をなくするように、酸素濃度を一定に保つ。次に、
ガス導入口（６）よりＮ２ガスのみを流し、炉芯管
（２）内をＮ２ガスで置換し、その後、真空ポンプ
（５）により炉芯管（２）内を減圧状態にする。次に、
原料ガス導入口（７）よりシランガスを流し、半導体基
板上に多結晶シリコンを成長させ（約２０００Å）、そ
の後再度ガス導入口（６）よりＮ２ガスを流し、炉芯管
（２）内をＮ２ガスで置換し出炉する。
【００１３】図４（ａ）および（ｂ）に、従来技術の炉
芯管内の酸素濃度変化図および炉芯管内の半導体ウェハ
ー位置関係図を示し、上述した本発明と従来例と比較し
てみる。図４（ａ）は、従来例の炉芯管（２）内におけ
る処理時間経過に対する酸素濃度の変化を示すグラフ
で、入炉、Ｎ２パージ、真空引き、ポリシリ成長（多結
晶シリコン成長）、Ｎ２パージ、出炉の工程における、
入炉時に、炉芯管（２）内にＮ２ガスを流しながら半導
体ウェハー（３）を入炉している。また図４（ｂ）は、
ボート（４）に半導体ウェハー（３）を並べたもので、
ウェハー位置を示し、入炉方向のボート（４）の先頭位
置（Ａ）と後部（Ｂ）を示したものである。従来例にお
いては、ボート（４）に並べられた半導体ウェハー
（３）の先頭位置（Ａ）が、Ｎ２ガスの入っている炉内
に入炉するので、大気中のＯ２に晒されなくなる。後部
（Ｂ）の半導体ウェハー（３）は、先頭位置（Ａ）より
遅れてＮ２ガスの入っている炉内に入炉するので、大気
中のＯ２に晒される時間が異なることになる。
芯管内の酸素濃度変化図および炉芯管内の半導体ウェハ
ー位置関係図を示し、上述した本発明と従来例と比較し
てみる。図４（ａ）は、従来例の炉芯管（２）内におけ
る処理時間経過に対する酸素濃度の変化を示すグラフ
で、入炉、Ｎ２パージ、真空引き、ポリシリ成長（多結
晶シリコン成長）、Ｎ２パージ、出炉の工程における、
入炉時に、炉芯管（２）内にＮ２ガスを流しながら半導
体ウェハー（３）を入炉している。また図４（ｂ）は、
ボート（４）に半導体ウェハー（３）を並べたもので、
ウェハー位置を示し、入炉方向のボート（４）の先頭位
置（Ａ）と後部（Ｂ）を示したものである。従来例にお
いては、ボート（４）に並べられた半導体ウェハー
（３）の先頭位置（Ａ）が、Ｎ２ガスの入っている炉内
に入炉するので、大気中のＯ２に晒されなくなる。後部
（Ｂ）の半導体ウェハー（３）は、先頭位置（Ａ）より
遅れてＮ２ガスの入っている炉内に入炉するので、大気
中のＯ２に晒される時間が異なることになる。
【００１４】即ち、従来例では、図４（ａ）および
（ｂ）に示すように、ボート（４）の先頭位置Ａと後部
Ｂとでは大気中のＯ２に晒される時間が異なるため、バ
ラツキを持った自然酸化膜が形成されてしまうことにな
る。本発明の方法では、大気の巻き込みの影響をなくす
ことができるため、図４（ａ）に見られるような、酸素
濃度の時間的な変化がウェハー内・ウェハー間・バッチ
間で異なるということがなくなり、エミッタコンタクト
部分にバラツキの少ない均一な自然酸化膜が形成され、
ｈＦＥの制御性が向上する。また、炉体構成について実
施例として、図１の熱処理装置で説明を行ったが、常温
の大気圧状態から常温より高温の反応設備内へ半導体ウ
ェハーを導入する半導体装置、例えばランプアニーラ等
にも適用可能なことは当業者には明らかであろう。
（ｂ）に示すように、ボート（４）の先頭位置Ａと後部
Ｂとでは大気中のＯ２に晒される時間が異なるため、バ
ラツキを持った自然酸化膜が形成されてしまうことにな
る。本発明の方法では、大気の巻き込みの影響をなくす
ことができるため、図４（ａ）に見られるような、酸素
濃度の時間的な変化がウェハー内・ウェハー間・バッチ
間で異なるということがなくなり、エミッタコンタクト
部分にバラツキの少ない均一な自然酸化膜が形成され、
ｈＦＥの制御性が向上する。また、炉体構成について実
施例として、図１の熱処理装置で説明を行ったが、常温
の大気圧状態から常温より高温の反応設備内へ半導体ウ
ェハーを導入する半導体装置、例えばランプアニーラ等
にも適用可能なことは当業者には明らかであろう。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
大気の巻き込み、即ち半導体ウェハーが炉内に入炉する
際、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込むことがなく、また、多結晶シリコンの形
成過程での自然酸化膜の厚さを均一に形成することがで
きるものであり、エミッタコンタクト部に均一な自然酸
化膜を形成できることにより、ｈＦＥのウェハー内・ウ
ェハー間・バッチ間でバラツキを低減し、制御性を向上
できるという効果を奏する。具体的には本発明は、エミ
ッタコンタクト部分に均一な自然酸化膜を形成すること
により、従来のｈＦＥのバラツキ（最大値／最小値）が
２〜３であるのに対し、１．５〜２に低減させることが
できる。さらに、コストアップもほとんどなく、１０％
以上の歩留向上が実現できるという効果を奏するもので
ある。
大気の巻き込み、即ち半導体ウェハーが炉内に入炉する
際、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込むことがなく、また、多結晶シリコンの形
成過程での自然酸化膜の厚さを均一に形成することがで
きるものであり、エミッタコンタクト部に均一な自然酸
化膜を形成できることにより、ｈＦＥのウェハー内・ウ
ェハー間・バッチ間でバラツキを低減し、制御性を向上
できるという効果を奏する。具体的には本発明は、エミ
ッタコンタクト部分に均一な自然酸化膜を形成すること
により、従来のｈＦＥのバラツキ（最大値／最小値）が
２〜３であるのに対し、１．５〜２に低減させることが
できる。さらに、コストアップもほとんどなく、１０％
以上の歩留向上が実現できるという効果を奏するもので
ある。
【図１】 本発明の一実施例の熱処理装置の断面図であ
る。
る。
【図２】 従来の半導体装置製造の熱処理装置の断面図
である。
である。
【図３】 本発明の炉芯管内の酸素濃度変化図。
【図４】 従来技術の炉芯管内の酸素濃度変化図および
炉芯管内の半導体ウェハー位置関係図。
炉芯管内の半導体ウェハー位置関係図。
【図５】 ＮＰＮ型バイポーラトランジスタのエミッタ
断面図。
断面図。
１．炉体 ２．炉芯管 ３．半導体ウェハー ４．ボート ５．真空ポンプ ６．ガス導入口 ７．原料ガス導入口 ５１．Ｎ型エピタキシャル層 ５２．Ｐ型ベース領域 ５３．二酸化シリコン ５４．エミッタ開孔 ５５．多結晶シリコン電極 ５６．自然酸化膜 ５７．Ｎ型エミッタ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】本発明において、半導体ウェハーの入炉に
先立ち炉内をＮ２約８０％、Ｏ２約２０％の雰囲気に保
つのは、半導体ウェハーの入炉時に、クリーンルーム内
の大気が半導体ウェハーとともに炉内に入り込んでも、
著しい濃度の不均一さを生じさせない、即ち大気の巻き
込みの影響をなくすように、酸素濃度を炉内とクリーン
ルーム内とを一定に保つためである。本発明者の実験で
はＯ２ガスの流量としては５〜２５ｖｏｌ％で同様の効
果が得られており、したがってＯ２ガスの流量としては
５〜２５ｖｏｌ％、好ましくは１８〜２２ｖｏｌ％と
し、残余をＮ２ガス等の不活性ガスとすることが適切で
ある。
先立ち炉内をＮ２約８０％、Ｏ２約２０％の雰囲気に保
つのは、半導体ウェハーの入炉時に、クリーンルーム内
の大気が半導体ウェハーとともに炉内に入り込んでも、
著しい濃度の不均一さを生じさせない、即ち大気の巻き
込みの影響をなくすように、酸素濃度を炉内とクリーン
ルーム内とを一定に保つためである。本発明者の実験で
はＯ２ガスの流量としては５〜２５ｖｏｌ％で同様の効
果が得られており、したがってＯ２ガスの流量としては
５〜２５ｖｏｌ％、好ましくは１８〜２２ｖｏｌ％と
し、残余をＮ２ガス等の不活性ガスとすることが適切で
ある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【作用】本発明においては、半導体ウェハーの入炉に先
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保ち、ウェハーを入炉するので、大気の
巻き込み、即ち半導体ウェハーが炉内に入炉する際、ク
リーンルーム内の大気が半導体ウェハーとともに炉内に
入り込んでも、著しい濃度の不均一さを生じさせないも
のである。また、多結晶シリコンの形成過程での自然酸
化膜の厚さを均一に形成することができるものであり、
エミッタコンタクト部に均一な自然酸化膜を形成できる
ことにより、ｈＦＥのウェハー内・ウェハー間・バッチ
間でバラツキを低減し、制御性を向上させることができ
るものである。
立ち炉内をＮ２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏ
ｌ％の雰囲気に保ち、ウェハーを入炉するので、大気の
巻き込み、即ち半導体ウェハーが炉内に入炉する際、ク
リーンルーム内の大気が半導体ウェハーとともに炉内に
入り込んでも、著しい濃度の不均一さを生じさせないも
のである。また、多結晶シリコンの形成過程での自然酸
化膜の厚さを均一に形成することができるものであり、
エミッタコンタクト部に均一な自然酸化膜を形成できる
ことにより、ｈＦＥのウェハー内・ウェハー間・バッチ
間でバラツキを低減し、制御性を向上させることができ
るものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図４（ａ）および（ｂ）に、従来技術の炉
芯管内の酸素濃度変化図および炉芯管内の半導体ウェハ
ー位置関係図を示し、上述した本発明と従来例と比較し
てみる。図４（ａ）は、従来例の炉芯管（２）内におけ
る処理時間経過に対する酸素濃度の変化を示すグラフ
で、入炉、Ｎ２パージ、真空引き、ポリシリ成長（多結
晶シリコン成長）、Ｎ２パージ、出炉の工程において、
入炉時に、炉芯管（２）内にＮ２ガスを流しながら半導
体ウェハー（３）を入炉している。また図４（ｂ）は、
ボート（４）に半導体ウェハー（３）を並べたもので、
ウェハー位置を示し、入炉方向のボート（４）の先頭位
置（Ａ）と後部（Ｂ）を示したものである。従来例にお
いては、ボート（４）に並べられた半導体ウェハー
（３）の先頭位置（Ａ）が、Ｎ２ガスの入っている炉内
に入炉するので、大気中のＯ２に晒されなくなる。後部
（Ｂ）の半導体ウェハー（３）は、先頭位置（Ａ）より
遅れてＮ２ガスの入っている炉内に入炉するので、大気
中のＯ２に晒される時間が異なることになる。
芯管内の酸素濃度変化図および炉芯管内の半導体ウェハ
ー位置関係図を示し、上述した本発明と従来例と比較し
てみる。図４（ａ）は、従来例の炉芯管（２）内におけ
る処理時間経過に対する酸素濃度の変化を示すグラフ
で、入炉、Ｎ２パージ、真空引き、ポリシリ成長（多結
晶シリコン成長）、Ｎ２パージ、出炉の工程において、
入炉時に、炉芯管（２）内にＮ２ガスを流しながら半導
体ウェハー（３）を入炉している。また図４（ｂ）は、
ボート（４）に半導体ウェハー（３）を並べたもので、
ウェハー位置を示し、入炉方向のボート（４）の先頭位
置（Ａ）と後部（Ｂ）を示したものである。従来例にお
いては、ボート（４）に並べられた半導体ウェハー
（３）の先頭位置（Ａ）が、Ｎ２ガスの入っている炉内
に入炉するので、大気中のＯ２に晒されなくなる。後部
（Ｂ）の半導体ウェハー（３）は、先頭位置（Ａ）より
遅れてＮ２ガスの入っている炉内に入炉するので、大気
中のＯ２に晒される時間が異なることになる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】
【発明の効果】以上説明したように、本発明によれば、
大気の巻き込み、即ち半導体ウェハーが炉内に入炉する
際、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込んでも、著しい濃度の不均一さを生じさせ
ることなく、また、多結晶シリコンの形成過程での自然
酸化膜の厚さを均一に形成することができるものであ
り、エミッタコンタクト部に均一な自然酸化膜を形成で
きることにより、ｈＦＥのウェハー内・ウェハー間・バ
ッチ間でバラツキを低減し、制御性を向上できるという
効果を奏する。具体的には本発明は、エミッタコンタク
ト部分に均一な自然酸化膜を形成することにより、従来
のｈＦＥのバラツキ（最大値／最小値）が２〜３である
のに対し、１．５〜２に低減させることができる。さら
に、コストアップもほとんどなく、１０％以上の歩留向
上が実現できるという効果を奏するものである。
大気の巻き込み、即ち半導体ウェハーが炉内に入炉する
際、クリーンルーム内の大気が半導体ウェハーとともに
炉内に入り込んでも、著しい濃度の不均一さを生じさせ
ることなく、また、多結晶シリコンの形成過程での自然
酸化膜の厚さを均一に形成することができるものであ
り、エミッタコンタクト部に均一な自然酸化膜を形成で
きることにより、ｈＦＥのウェハー内・ウェハー間・バ
ッチ間でバラツキを低減し、制御性を向上できるという
効果を奏する。具体的には本発明は、エミッタコンタク
ト部分に均一な自然酸化膜を形成することにより、従来
のｈＦＥのバラツキ（最大値／最小値）が２〜３である
のに対し、１．５〜２に低減させることができる。さら
に、コストアップもほとんどなく、１０％以上の歩留向
上が実現できるという効果を奏するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】前述した従来の半導体
装置の製造方法では、炉芯管（２）の径が大きくなる
と、入炉時に大気が巻き込みやすくなり、半導体ウェハ
ー（３）のボート（４）内の位置に依存して不均一な自
然酸化膜が形成されてしまう。例えば、エミッタ電極の
多結晶シリコンを減圧化学気相成長する場合において、
この大気の巻き込みによって、エミッタコンタクト部に
ウェハー内・ウェハー間・バッチ間でバラツキの大きい
自然酸化膜が形成され、その上にエミッタ電極となる多
結晶シリコンが成長することになる。その結果、バイポ
ーラトランジスタのｈＦＥにバラツキが生じ、歩留低下
の要因となる。
装置の製造方法では、炉芯管（２）の径が大きくなる
と、入炉時に大気が巻き込みやすくなり、半導体ウェハ
ー（３）のボート（４）内の位置に依存して不均一な自
然酸化膜が形成されてしまう。例えば、エミッタ電極の
多結晶シリコンを減圧化学気相成長する場合において、
この大気の巻き込みによって、エミッタコンタクト部に
ウェハー内・ウェハー間・バッチ間でバラツキの大きい
自然酸化膜が形成され、その上にエミッタ電極となる多
結晶シリコンが成長することになる。その結果、バイポ
ーラトランジスタのｈＦＥにバラツキが生じ、歩留低下
の要因となる。
Claims (3)
- 【請求項１】 半導体ウェハーの入炉に先立ち炉内をＮ
２７５〜９５ｖｏｌ％、Ｏ２５〜２５ｖｏｌ％の雰囲気
に保った後、半導体ウェハーを前記炉内に入炉して熱処
理することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、熱処理が多結晶シリコンの減圧化学気相成長
であることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、多結晶シリコンがバイポーラトランジスタの
エミッタ電極を構成する多結晶シリコンであることを特
徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276058A JP2705592B2 (ja) | 1994-10-14 | 1994-10-14 | 半導体装置の製造方法 |
| US08/543,165 US6008142A (en) | 1994-10-14 | 1995-10-13 | Fabrication process of semiconductor device |
| KR1019950035417A KR100233190B1 (ko) | 1994-10-14 | 1995-10-13 | 반도체 장치의 제조방법 |
| CN95119925A CN1045347C (zh) | 1994-10-14 | 1995-10-14 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6276058A JP2705592B2 (ja) | 1994-10-14 | 1994-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115907A true JPH08115907A (ja) | 1996-05-07 |
| JP2705592B2 JP2705592B2 (ja) | 1998-01-28 |
Family
ID=17564214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6276058A Expired - Lifetime JP2705592B2 (ja) | 1994-10-14 | 1994-10-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6008142A (ja) |
| JP (1) | JP2705592B2 (ja) |
| KR (1) | KR100233190B1 (ja) |
| CN (1) | CN1045347C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
| KR100246967B1 (ko) * | 1997-04-16 | 2000-03-15 | 윤종용 | 반도체 커패시터 제조장치, 커패시터 형성방법 및 그에 의하여 형성된 커패시터와 그 커패시터를 포함하는 반도체 메모리장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3006482B2 (ja) * | 1995-05-12 | 2000-02-07 | 富士ゼロックス株式会社 | 情報検索装置および方法 |
| JP4884180B2 (ja) * | 2006-11-21 | 2012-02-29 | 東京エレクトロン株式会社 | 基板処理装置および基板処理方法 |
| JP4974805B2 (ja) * | 2007-08-10 | 2012-07-11 | トヨタ自動車株式会社 | 加熱炉および加熱炉の加熱方法 |
| CN101391258B (zh) * | 2007-09-17 | 2010-06-09 | 中芯国际集成电路制造(上海)有限公司 | 反应系统预清洗方法 |
| CN102044425B (zh) * | 2009-10-23 | 2012-09-26 | 中芯国际集成电路制造(上海)有限公司 | 多晶硅栅的沉积方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462840A (ja) * | 1990-06-25 | 1992-02-27 | Kawasaki Steel Corp | 半導体基板の熱処理方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935433A (ja) * | 1982-08-24 | 1984-02-27 | Nec Corp | 半導体装置の熱処理方法 |
| US5023206A (en) * | 1987-12-16 | 1991-06-11 | Texas Instruments Incorporated | Semiconductor device with adjacent non-oxide layers and the fabrication thereof |
| JPH0220328A (ja) * | 1988-07-08 | 1990-01-23 | Nikon Corp | 紫外域用光学要素 |
| US5194397A (en) * | 1991-06-05 | 1993-03-16 | International Business Machines Corporation | Method for controlling interfacial oxide at a polycrystalline/monocrystalline silicon interface |
| US5352636A (en) * | 1992-01-16 | 1994-10-04 | Applied Materials, Inc. | In situ method for cleaning silicon surface and forming layer thereon in same chamber |
| US5648282A (en) * | 1992-06-26 | 1997-07-15 | Matsushita Electronics Corporation | Autodoping prevention and oxide layer formation apparatus |
| US5334556A (en) * | 1993-03-23 | 1994-08-02 | Texas Instruments Incorporated | Method for improving gate oxide integrity using low temperature oxidation during source/drain anneal |
| JPH08172084A (ja) * | 1994-12-19 | 1996-07-02 | Kokusai Electric Co Ltd | 半導体成膜方法及びその装置 |
-
1994
- 1994-10-14 JP JP6276058A patent/JP2705592B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-13 US US08/543,165 patent/US6008142A/en not_active Expired - Fee Related
- 1995-10-13 KR KR1019950035417A patent/KR100233190B1/ko not_active IP Right Cessation
- 1995-10-14 CN CN95119925A patent/CN1045347C/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462840A (ja) * | 1990-06-25 | 1992-02-27 | Kawasaki Steel Corp | 半導体基板の熱処理方法 |
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| WO1999065069A1 (fr) * | 1998-06-08 | 1999-12-16 | Applied Materials Inc. | Procede d'implantation d'ions |
| US6583018B1 (en) | 1998-06-08 | 2003-06-24 | Applied Materials, Inc. | Method of ion implantation |
Also Published As
| Publication number | Publication date |
|---|---|
| US6008142A (en) | 1999-12-28 |
| CN1130305A (zh) | 1996-09-04 |
| KR100233190B1 (ko) | 1999-12-01 |
| KR960015805A (ko) | 1996-05-22 |
| CN1045347C (zh) | 1999-09-29 |
| JP2705592B2 (ja) | 1998-01-28 |
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