JPH0811339A - プリントヘッド駆動ｉｃ及びプリントヘッド - Google Patents
プリントヘッド駆動ｉｃ及びプリントヘッドInfo
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- JPH0811339A JPH0811339A JP14647594A JP14647594A JPH0811339A JP H0811339 A JPH0811339 A JP H0811339A JP 14647594 A JP14647594 A JP 14647594A JP 14647594 A JP14647594 A JP 14647594A JP H0811339 A JPH0811339 A JP H0811339A
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Abstract
(57)【要約】
【目的】 フリップフロップ回路の数を少なくすること
により、ヘッドの小型化を図ることができ、かつ、コス
トを低減できるプリントヘッド駆動ＩＣとプリントヘッ
ドを提供する。 【構成】 第１ＡＮＤ回路部３０を設け、第１ＡＮＤ回
路部３０における２つのＡＮＤ回路に対して１つのフリ
ップフロップ回路２０−１〜２０−３２を接続する。Ａ
ＮＤ回路３０−１、３０−３等の奇数番目のＡＮＤ回路
はＤＩ・ＥＮＬ信号がＬｏｗの場合に作動可能であり、
ＡＮＤ回路３０−２、３０−４等の偶数番目のＡＮＤ回
路はＤＩ・ＥＮＬ信号がＨｉｇｈの場合に作動可能であ
る。
により、ヘッドの小型化を図ることができ、かつ、コス
トを低減できるプリントヘッド駆動ＩＣとプリントヘッ
ドを提供する。 【構成】 第１ＡＮＤ回路部３０を設け、第１ＡＮＤ回
路部３０における２つのＡＮＤ回路に対して１つのフリ
ップフロップ回路２０−１〜２０−３２を接続する。Ａ
ＮＤ回路３０−１、３０−３等の奇数番目のＡＮＤ回路
はＤＩ・ＥＮＬ信号がＬｏｗの場合に作動可能であり、
ＡＮＤ回路３０−２、３０−４等の偶数番目のＡＮＤ回
路はＤＩ・ＥＮＬ信号がＨｉｇｈの場合に作動可能であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、プリントヘッド特にサ
ーマルヘッドを駆動する駆動ＩＣに関するものである。
ーマルヘッドを駆動する駆動ＩＣに関するものである。
【０００２】
【従来の技術】従来より複数の発熱素子を有し、各発熱
素子を所定のパターンにて発熱させることにより感熱紙
等の印刷媒体に印字を行うためのサーマルヘッドが知ら
れている。
素子を所定のパターンにて発熱させることにより感熱紙
等の印刷媒体に印字を行うためのサーマルヘッドが知ら
れている。
【０００３】ここで、従来からサーマルヘッドを駆動す
る駆動ＩＣ１´について説明する。６４ビットの駆動Ｉ
Ｃを例にとって説明すると、図２に示すように、入力端
子１０〜１６と、シフトレジスタ部２０と、第１ＡＮＤ
回路部３０と、出力端子ＤＯ１〜ＤＯ６４とを有してい
る。
る駆動ＩＣ１´について説明する。６４ビットの駆動Ｉ
Ｃを例にとって説明すると、図２に示すように、入力端
子１０〜１６と、シフトレジスタ部２０と、第１ＡＮＤ
回路部３０と、出力端子ＤＯ１〜ＤＯ６４とを有してい
る。
【０００４】ここで、入力端子１０には、第１ＡＮＤ回
路部３０におけるＡＮＤ回路の駆動を制御するＡＥＯ信
号が入力され、入力端子１４には、シリアルデータとし
ての印字データが入力される。また、入力端子１６には
クロック信号が入力される。次に、シフトレジスタ部２
０は複数のフリップフロップ回路２０−１〜２０−６４
を有し、クロックのタイミングでシリアルで入力された
印字データを図視右側のフリップフロップ回路へ送る。
次に、第１ＡＮＤ回路部３０は、複数のＡＮＤ回路３０
−１〜３０−６４を有している。上記駆動ＩＣ１´の各
出力端子には発熱素子が接続されている。
路部３０におけるＡＮＤ回路の駆動を制御するＡＥＯ信
号が入力され、入力端子１４には、シリアルデータとし
ての印字データが入力される。また、入力端子１６には
クロック信号が入力される。次に、シフトレジスタ部２
０は複数のフリップフロップ回路２０−１〜２０−６４
を有し、クロックのタイミングでシリアルで入力された
印字データを図視右側のフリップフロップ回路へ送る。
次に、第１ＡＮＤ回路部３０は、複数のＡＮＤ回路３０
−１〜３０−６４を有している。上記駆動ＩＣ１´の各
出力端子には発熱素子が接続されている。
【０００５】上記構成の駆動ＩＣ１´の動作について説
明すると、図４に示すように、シフトレジスタ部２０に
印字データがシリアルデータとして入力され、シフトレ
ジスタ部２０における各フリップフロップ回路にはクロ
ック信号が入力されるので、クロックのタイミングで印
字データは図視右側のフリップフロップ回路に送る。そ
して、１ライン分の印字データがシフトレジスタ部２０
に配置された後に入力端子１０よりＡＥＯ信号が入力さ
れることにより、フリップフロップ回路からＨｉｇｈの
信号を受けたＡＮＤ回路４０−１等はＨｉｇｈを出力
し、ＡＮＤ回路４０−１等からＨｉｇｈを出力された発
熱素子が発熱して印字を行うことになる。
明すると、図４に示すように、シフトレジスタ部２０に
印字データがシリアルデータとして入力され、シフトレ
ジスタ部２０における各フリップフロップ回路にはクロ
ック信号が入力されるので、クロックのタイミングで印
字データは図視右側のフリップフロップ回路に送る。そ
して、１ライン分の印字データがシフトレジスタ部２０
に配置された後に入力端子１０よりＡＥＯ信号が入力さ
れることにより、フリップフロップ回路からＨｉｇｈの
信号を受けたＡＮＤ回路４０−１等はＨｉｇｈを出力
し、ＡＮＤ回路４０−１等からＨｉｇｈを出力された発
熱素子が発熱して印字を行うことになる。
【０００６】
【発明が解決しようとする課題】しかし、上記従来のサ
ーマルヘッドの駆動ＩＣにおいては、上記のように構成
されているので、シフトレジスタにおいて、ドライバー
数に応じたフリップフロップ回路が必要になり、ヘッド
が大型化するとともにコストが掛かるという問題があっ
た。すなわち、上記従来のサーマルヘッドの駆動ＩＣに
おいては、ドライバー数は６４であるが、同様に６４個
の数のフリップフロップ回路が必要になる。この問題は
サーマルヘッドのみに存在する問題ではなく、ＬＥＤヘ
ッド等も抱える問題である。
ーマルヘッドの駆動ＩＣにおいては、上記のように構成
されているので、シフトレジスタにおいて、ドライバー
数に応じたフリップフロップ回路が必要になり、ヘッド
が大型化するとともにコストが掛かるという問題があっ
た。すなわち、上記従来のサーマルヘッドの駆動ＩＣに
おいては、ドライバー数は６４であるが、同様に６４個
の数のフリップフロップ回路が必要になる。この問題は
サーマルヘッドのみに存在する問題ではなく、ＬＥＤヘ
ッド等も抱える問題である。
【０００７】そこで、本発明は、フリップフロップ回路
の数を少なくすることにより、ＩＣの小型化、ヘッドの
小型化を図ることができ、かつ、コストを低減できるプ
リントヘッド駆動ＩＣとプリントヘッドを提供すること
を目的とするものである。
の数を少なくすることにより、ＩＣの小型化、ヘッドの
小型化を図ることができ、かつ、コストを低減できるプ
リントヘッド駆動ＩＣとプリントヘッドを提供すること
を目的とするものである。
【０００８】
【課題を解決するための手段】本発明は上記問題点を解
決するために創作されたものであって、第１には、プリ
ントヘッドに設けられる複数の素子を駆動するプリント
ヘッド駆動ＩＣであって、印字データを取り込む複数の
フリップフロップ回路を有するシフトレジスタと、上記
複数のフリップフロップ回路の各フリップフロップから
の出力データを取り込むＡＮＤ回路群であって、複数の
ＡＮＤ回路を有し、上記複数のフリップフロップ回路に
おける１つのフリップフロップ回路に対して２つのＡＮ
Ｄ回路が接続され、上記複数のＡＮＤ回路に入力される
制御信号がＨｉｇｈの場合に一方のＡＮＤ回路がオン作
動可能となり、上記制御信号がＬｏｗの場合に他方のＡ
ＮＤ回路がオン作動可能となるＡＮＤ回路群と、を有す
ることを特徴とするものである。
決するために創作されたものであって、第１には、プリ
ントヘッドに設けられる複数の素子を駆動するプリント
ヘッド駆動ＩＣであって、印字データを取り込む複数の
フリップフロップ回路を有するシフトレジスタと、上記
複数のフリップフロップ回路の各フリップフロップから
の出力データを取り込むＡＮＤ回路群であって、複数の
ＡＮＤ回路を有し、上記複数のフリップフロップ回路に
おける１つのフリップフロップ回路に対して２つのＡＮ
Ｄ回路が接続され、上記複数のＡＮＤ回路に入力される
制御信号がＨｉｇｈの場合に一方のＡＮＤ回路がオン作
動可能となり、上記制御信号がＬｏｗの場合に他方のＡ
ＮＤ回路がオン作動可能となるＡＮＤ回路群と、を有す
ることを特徴とするものである。
【０００９】また、第２には、プリントヘッドであっ
て、上記第１の構成のプリントヘッド駆動ＩＣと、上記
プリントヘッド駆動ＩＣにより駆動される複数の素子
と、を有することを特徴とするものである。
て、上記第１の構成のプリントヘッド駆動ＩＣと、上記
プリントヘッド駆動ＩＣにより駆動される複数の素子
と、を有することを特徴とするものである。
【００１０】
【作用】本発明におけるプリントヘッド駆動ＩＣ及びプ
リントヘッドにおいては、ＡＮＤ回路群におけるＡＮＤ
回路について、１つのフリップフロップ回路に対して２
つのＡＮＤ回路が接続され、制御信号がＨｉｇｈの場合
に一方のＡＮＤ回路がオン作動可能となり、上記制御信
号がＬｏｗの場合に他方のＡＮＤ回路がオン作動可能と
なることから、例えば、シフトレジスタにまず奇数ドッ
トの印字データを保持しておき、制御信号がＨｉｇｈ、
Ｌｏｗいずれか一方の場合に、奇数ドットの印字を行
い、その後、シフトレジスタに偶数ドットの印字データ
を保持しておき、制御信号が他方の場合に、偶数ドット
の印字を行う。
リントヘッドにおいては、ＡＮＤ回路群におけるＡＮＤ
回路について、１つのフリップフロップ回路に対して２
つのＡＮＤ回路が接続され、制御信号がＨｉｇｈの場合
に一方のＡＮＤ回路がオン作動可能となり、上記制御信
号がＬｏｗの場合に他方のＡＮＤ回路がオン作動可能と
なることから、例えば、シフトレジスタにまず奇数ドッ
トの印字データを保持しておき、制御信号がＨｉｇｈ、
Ｌｏｗいずれか一方の場合に、奇数ドットの印字を行
い、その後、シフトレジスタに偶数ドットの印字データ
を保持しておき、制御信号が他方の場合に、偶数ドット
の印字を行う。
【００１１】上記本発明のプリントヘッド駆動ＩＣ及び
プリントヘッドにおいては、１つのフリップフロップ回
路に対して２つのＡＮＤ回路が接続されるため、ドライ
バー数よりも少ない数のフリップフロップ回路を設けれ
ばよいので、ヘッドの小型化及びコストの削減を図るこ
とができる。
プリントヘッドにおいては、１つのフリップフロップ回
路に対して２つのＡＮＤ回路が接続されるため、ドライ
バー数よりも少ない数のフリップフロップ回路を設けれ
ばよいので、ヘッドの小型化及びコストの削減を図るこ
とができる。
【００１２】
【実施例】本発明の実施例を図面を利用して説明する。
【００１３】本実施例におけるサーマルヘッド用駆動Ｉ
Ｃ１は、図１に示すように、入力端子１０〜１６と、シ
フトレジスタ部２０と、第１ＡＮＤ回路部３０と、第２
ＡＮＤ回路部４０と、出力端子ＤＯ１〜ＤＯ６４を有し
ている。
Ｃ１は、図１に示すように、入力端子１０〜１６と、シ
フトレジスタ部２０と、第１ＡＮＤ回路部３０と、第２
ＡＮＤ回路部４０と、出力端子ＤＯ１〜ＤＯ６４を有し
ている。
【００１４】ここで、入力端子１０には、第２ＡＮＤ回
路部４０におけるＡＮＤ回路を駆動制御するＡＥＯ信号
が入力され、入力端子１４には、シリアルデータとして
の印字データが入力され、入力端子１６にはクロック信
号が入力される点は上記従来と同様である。さらに、入
力端子１２には、第１ＡＮＤ回路部３０におけるＡＮＤ
回路を駆動制御するＤＩ・ＥＮＬ信号（データインイネ
ーブル信号）が入力される。
路部４０におけるＡＮＤ回路を駆動制御するＡＥＯ信号
が入力され、入力端子１４には、シリアルデータとして
の印字データが入力され、入力端子１６にはクロック信
号が入力される点は上記従来と同様である。さらに、入
力端子１２には、第１ＡＮＤ回路部３０におけるＡＮＤ
回路を駆動制御するＤＩ・ＥＮＬ信号（データインイネ
ーブル信号）が入力される。
【００１５】次に、シフトレジスタ部２０には、複数の
フリップフロップ回路２０−１〜２０−３２が設けら
れ、上記入力端子１６は、各フリップフロップ回路２０
−１〜２０−３２のクリア端子に接続され、入力端子１
４はフリップフロップ回路２０−１におけるデータ端子
に接続されている。さらに、フリップフロップ回路２０
−１〜２０−３１の各フリップフロップ回路の出力端子
は図中右隣りのフリップフロップ回路のデータ端子に接
続されている。
フリップフロップ回路２０−１〜２０−３２が設けら
れ、上記入力端子１６は、各フリップフロップ回路２０
−１〜２０−３２のクリア端子に接続され、入力端子１
４はフリップフロップ回路２０−１におけるデータ端子
に接続されている。さらに、フリップフロップ回路２０
−１〜２０−３１の各フリップフロップ回路の出力端子
は図中右隣りのフリップフロップ回路のデータ端子に接
続されている。
【００１６】次に、第１ＡＮＤ回路部３０は、複数のＡ
ＮＤ回路３０−１〜３０−６４を有し、上記複数のＡＮ
Ｄ回路３０−１〜３０−６４のうち２つずつがシフトレ
ジスタ部２０におけるフリップフロップ回路２０−１等
に接続されている。つまり、ＡＮＤ回路３０−１とＡＮ
Ｄ回路３０−２とを例にとって説明すると、両ＡＮＤ回
路の入力端子の一方がフリップフロップ回路２０−１の
出力端子に接続されている。また、これと同様にＡＮＤ
回路３０−３、３０−４の入力端子の一方はフリップフ
ロップ回路２０−２の出力端子に接続されている。
ＮＤ回路３０−１〜３０−６４を有し、上記複数のＡＮ
Ｄ回路３０−１〜３０−６４のうち２つずつがシフトレ
ジスタ部２０におけるフリップフロップ回路２０−１等
に接続されている。つまり、ＡＮＤ回路３０−１とＡＮ
Ｄ回路３０−２とを例にとって説明すると、両ＡＮＤ回
路の入力端子の一方がフリップフロップ回路２０−１の
出力端子に接続されている。また、これと同様にＡＮＤ
回路３０−３、３０−４の入力端子の一方はフリップフ
ロップ回路２０−２の出力端子に接続されている。
【００１７】なお、１つのフリップフロップ回路が接続
される２つのＡＮＤ回路は、その一方が入力される２つ
の信号がＬｏｗ−Ｈｉｇｈである場合にオン作動するＡ
ＮＤ回路であり、他方は入力される２つの信号がＨｉｇ
ｈ−Ｈｉｇｈの場合にオン作動するＡＮＤ回路である。
つまり、フリップフロップ回路２０−１に接続される２
つのＡＮＤ回路３０−１、３０−２を例にとって説明す
ると、ＡＮＤ回路３０−１は、入力端子１２からの入力
信号がＬｏｗでフリップフロップ回路２０−１からの出
力信号がＨｉｇｈの場合にＨｉｇｈを出力するのに対し
て、ＡＮＤ回路３０−２は、入力端子１２からの入力信
号がＨｉｇｈでフリップフロップ回路２０−１からの出
力信号がＨｉｇｈの場合にＨｉｇｈを出力する。
される２つのＡＮＤ回路は、その一方が入力される２つ
の信号がＬｏｗ−Ｈｉｇｈである場合にオン作動するＡ
ＮＤ回路であり、他方は入力される２つの信号がＨｉｇ
ｈ−Ｈｉｇｈの場合にオン作動するＡＮＤ回路である。
つまり、フリップフロップ回路２０−１に接続される２
つのＡＮＤ回路３０−１、３０−２を例にとって説明す
ると、ＡＮＤ回路３０−１は、入力端子１２からの入力
信号がＬｏｗでフリップフロップ回路２０−１からの出
力信号がＨｉｇｈの場合にＨｉｇｈを出力するのに対し
て、ＡＮＤ回路３０−２は、入力端子１２からの入力信
号がＨｉｇｈでフリップフロップ回路２０−１からの出
力信号がＨｉｇｈの場合にＨｉｇｈを出力する。
【００１８】次に、第２ＡＮＤ回路部４０は、複数のＡ
ＮＤ回路４０−１〜４０−６４を有し、第１ＡＮＤ回路
部３０におけるＡＮＤ回路に対応してそれぞれＡＮＤ回
路が接続されている。そして、ＡＮＤ回路４０−１〜４
０−６４の各ＡＮＤ回路の出力側に出力端子ＤＯ１〜Ｄ
Ｏ６４が接続されている。
ＮＤ回路４０−１〜４０−６４を有し、第１ＡＮＤ回路
部３０におけるＡＮＤ回路に対応してそれぞれＡＮＤ回
路が接続されている。そして、ＡＮＤ回路４０−１〜４
０−６４の各ＡＮＤ回路の出力側に出力端子ＤＯ１〜Ｄ
Ｏ６４が接続されている。
【００１９】なお、駆動ＩＣ１における出力端子ＤＯ１
〜ＤＯ６４にはそれぞれ発熱素子が接続されている。
〜ＤＯ６４にはそれぞれ発熱素子が接続されている。
【００２０】上記構成の駆動ＩＣ１の動作について、図
３を使用しながら説明する。入力端子から入力されるク
ロック信号は所定周期のパルス信号であり、クロックの
タイミングで入力端子１４から入力される１ライン分の
印字データがシフトレジスタ部２０に入力される。つま
り、クロックのタイミングで、まず奇数ドットの印字デ
ータが順次フリップフロップ回路２０−１〜２０−３２
に入力され、その後、偶数ドットの印字データが順次フ
リップフロップ回路２０−１〜２０−３２に入力され
る。具体的にはあるクロックのタイミングである印字デ
ータがフリップフロップ２０−１のデータ端子から取り
込まれて、出力端子から出力されてＡＮＤ回路３０−
１、３０−２に入力されるとともに、フリップフロップ
回路２０−２に入力される。次のクロックのタイミング
では、その印字データはフリップフロップ回路２０−２
の右隣りのフリップフロップ回路に入力される。以上の
ようにして印字データが順次送られていく。
３を使用しながら説明する。入力端子から入力されるク
ロック信号は所定周期のパルス信号であり、クロックの
タイミングで入力端子１４から入力される１ライン分の
印字データがシフトレジスタ部２０に入力される。つま
り、クロックのタイミングで、まず奇数ドットの印字デ
ータが順次フリップフロップ回路２０−１〜２０−３２
に入力され、その後、偶数ドットの印字データが順次フ
リップフロップ回路２０−１〜２０−３２に入力され
る。具体的にはあるクロックのタイミングである印字デ
ータがフリップフロップ２０−１のデータ端子から取り
込まれて、出力端子から出力されてＡＮＤ回路３０−
１、３０−２に入力されるとともに、フリップフロップ
回路２０−２に入力される。次のクロックのタイミング
では、その印字データはフリップフロップ回路２０−２
の右隣りのフリップフロップ回路に入力される。以上の
ようにして印字データが順次送られていく。
【００２１】そして、入力端子１２からのＤＩ・ＥＮＬ
信号が第１ＡＮＤ回路部３０における各ＡＮＤ回路に入
力される。このＤＩ・ＥＮＬ信号は図３に示すように所
定周期でＬｏｗとＨｉｇｈの状態となり、具体的には奇
数ドットの印字データが入力端子１４から入力され、そ
の後偶数ドットの印字データが入力される直前までの間
はＬｏｗの状態であり、偶数ドットの印字データが入力
され、その後奇数ドットの印字データが入力される直前
までの間はＨｉｇｈの状態を保つ。したがって、ＤＩ・
ＥＮＬ信号がＬｏｗの場合には、ＡＮＤ回路３０−１、
３０−３等の奇数番目のＡＮＤ回路についてのみ印字デ
ータに応じてＨｉｇｈ又はＬｏｗの信号が出力されるの
に対して、逆にＤＩ・ＥＮＬ信号がＨｉｇｈの場合に
は、ＡＮＤ回路３０−２、３０−４等の偶数番目のＡＮ
Ｄ回路についてのみ印字データに応じてＨｉｇｈ又はＬ
ｏｗの信号が出力される。
信号が第１ＡＮＤ回路部３０における各ＡＮＤ回路に入
力される。このＤＩ・ＥＮＬ信号は図３に示すように所
定周期でＬｏｗとＨｉｇｈの状態となり、具体的には奇
数ドットの印字データが入力端子１４から入力され、そ
の後偶数ドットの印字データが入力される直前までの間
はＬｏｗの状態であり、偶数ドットの印字データが入力
され、その後奇数ドットの印字データが入力される直前
までの間はＨｉｇｈの状態を保つ。したがって、ＤＩ・
ＥＮＬ信号がＬｏｗの場合には、ＡＮＤ回路３０−１、
３０−３等の奇数番目のＡＮＤ回路についてのみ印字デ
ータに応じてＨｉｇｈ又はＬｏｗの信号が出力されるの
に対して、逆にＤＩ・ＥＮＬ信号がＨｉｇｈの場合に
は、ＡＮＤ回路３０−２、３０−４等の偶数番目のＡＮ
Ｄ回路についてのみ印字データに応じてＨｉｇｈ又はＬ
ｏｗの信号が出力される。
【００２２】入力端子１０には、シフトレジスタ部２０
にデータが揃った後にＡＥＯ信号がＨｉｇｈになり、印
字データに応じた出力信号が各出力端子ＤＯ１〜ＤＯ６
４から出力される。すなわち、奇数ドットの印字データ
がシフトレジスタ部２０に揃った後に出力端子ＤＯ１〜
ＤＯ６４から出力信号が出力され、その後、偶数ドット
の印字データがシフトレジスタ部２０に揃った後に出力
端子ＤＯ１〜ＤＯ６４から出力信号が出力される。な
お、フリップフロップ回路からＨｉｇｈが出力されたド
ットについて、出力端子からＨｉｇｈが出力されて対応
する発熱素子が発熱して印字が行われる。
にデータが揃った後にＡＥＯ信号がＨｉｇｈになり、印
字データに応じた出力信号が各出力端子ＤＯ１〜ＤＯ６
４から出力される。すなわち、奇数ドットの印字データ
がシフトレジスタ部２０に揃った後に出力端子ＤＯ１〜
ＤＯ６４から出力信号が出力され、その後、偶数ドット
の印字データがシフトレジスタ部２０に揃った後に出力
端子ＤＯ１〜ＤＯ６４から出力信号が出力される。な
お、フリップフロップ回路からＨｉｇｈが出力されたド
ットについて、出力端子からＨｉｇｈが出力されて対応
する発熱素子が発熱して印字が行われる。
【００２３】本実施例においては、上記のようにドライ
バー数に対して半分の数のフリップフロップ回路が設け
られているので、フリップフロップ回路の数を少なくす
ることができ、ヘッドの小型化を図ることができるとと
もに、また、フリップフロップ回路の数を少なくできる
のでＩＣの面積が少なくでき１ウェハーからの取れ数が
多くなるので、コストの削減を図ることができる。つま
り、本実施例では、従来例に比べて第１ＡＮＤ回路部３
０の構成が増えるものの、フリップフロップ回路はＡＮ
Ｄ回路等を組み合わせて構成されたものであることか
ら、フリップフロップ回路が少なくなることによる部品
数の減少効果は大きくヘッドの小型化及びコスト削減に
資することになる。
バー数に対して半分の数のフリップフロップ回路が設け
られているので、フリップフロップ回路の数を少なくす
ることができ、ヘッドの小型化を図ることができるとと
もに、また、フリップフロップ回路の数を少なくできる
のでＩＣの面積が少なくでき１ウェハーからの取れ数が
多くなるので、コストの削減を図ることができる。つま
り、本実施例では、従来例に比べて第１ＡＮＤ回路部３
０の構成が増えるものの、フリップフロップ回路はＡＮ
Ｄ回路等を組み合わせて構成されたものであることか
ら、フリップフロップ回路が少なくなることによる部品
数の減少効果は大きくヘッドの小型化及びコスト削減に
資することになる。
【００２４】なお、上記実施例では、１つのフリップフ
ロップ回路に対して、ドライバー数が２つの場合につい
て説明したが、これには限られず、例えば、図１におけ
る第１ＡＮＤ回路部３０と第２ＡＮＤ回路部４０との間
に、第１ＡＮＤ回路と同様のもう１つのＡＮＤ回路部を
設け、２種類のＤＩ・ＥＮＬ信号により駆動するように
すればさらにフリップフロップ回路の数を減少させるこ
とができる。
ロップ回路に対して、ドライバー数が２つの場合につい
て説明したが、これには限られず、例えば、図１におけ
る第１ＡＮＤ回路部３０と第２ＡＮＤ回路部４０との間
に、第１ＡＮＤ回路と同様のもう１つのＡＮＤ回路部を
設け、２種類のＤＩ・ＥＮＬ信号により駆動するように
すればさらにフリップフロップ回路の数を減少させるこ
とができる。
【００２５】
【発明の効果】本発明のプリントヘッド駆動ＩＣ及びプ
リントヘッドによれば、１つのフリップフロップ回路に
対して２つのＡＮＤ回路が接続されるため、ドライバー
数よりも少ない数のフリップフロップ回路を設ければよ
いので、ＩＣの小型化、ヘッドの小型化及びコストの削
減を図ることができる。
リントヘッドによれば、１つのフリップフロップ回路に
対して２つのＡＮＤ回路が接続されるため、ドライバー
数よりも少ない数のフリップフロップ回路を設ければよ
いので、ＩＣの小型化、ヘッドの小型化及びコストの削
減を図ることができる。
【図１】本発明の実施例における駆動ＩＣの回路構成を
示す回路図である。
示す回路図である。
【図２】従来における駆動ＩＣの回路構成を示す回路図
である。
である。
【図３】本発明の実施例における駆動ＩＣの動作を説明
する説明図である。
する説明図である。
【図４】従来における駆動ＩＣの動作を示す説明図であ
る。
る。
１ 駆動ＩＣ １０、１２・・・１６ 入力端子 ２０ シフトレジスタ部 ２０−１、２０−２・・・、２０−３２ フリップフロ
ップ回路 ３０ 第１ＡＮＤ回路部 ３０−１、３０−２・・・３０−６４ ＡＮＤ回路 ４０ 第２ＡＮＤ回路部 ４０−１、４０−２・・・４０−６４ ＡＮＤ回路 ＤＯ１、ＤＯ２・・・ＤＯ６４ 出力端子
ップ回路 ３０ 第１ＡＮＤ回路部 ３０−１、３０−２・・・３０−６４ ＡＮＤ回路 ４０ 第２ＡＮＤ回路部 ４０−１、４０−２・・・４０−６４ ＡＮＤ回路 ＤＯ１、ＤＯ２・・・ＤＯ６４ 出力端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 2/455
Claims (2)
- 【請求項１】 プリントヘッドに設けられる複数の素子
を駆動するプリントヘッド駆動ＩＣであって、 印字データを取り込む複数のフリップフロップ回路を有
するシフトレジスタと、 上記複数のフリップフロップ回路の各フリップフロップ
からの出力データを取り込むＡＮＤ回路群であって、複
数のＡＮＤ回路を有し、上記複数のフリップフロップ回
路における１つのフリップフロップ回路に対して２つの
ＡＮＤ回路が接続され、上記複数のＡＮＤ回路に入力さ
れる制御信号がＨｉｇｈの場合に一方のＡＮＤ回路がオ
ン作動可能となり、上記制御信号がＬｏｗの場合に他方
のＡＮＤ回路がオン作動可能となるＡＮＤ回路群と、を
有することを特徴とするプリントヘッド駆動ＩＣ。 - 【請求項２】 請求項１に記載のプリントヘッド駆動Ｉ
Ｃと、 上記プリントヘッド駆動ＩＣにより駆動される複数の素
子と、 を有することを特徴とするプリントヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14647594A JPH0811339A (ja) | 1994-06-28 | 1994-06-28 | プリントヘッド駆動ｉｃ及びプリントヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14647594A JPH0811339A (ja) | 1994-06-28 | 1994-06-28 | プリントヘッド駆動ｉｃ及びプリントヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0811339A true JPH0811339A (ja) | 1996-01-16 |
Family
ID=15408487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14647594A Pending JPH0811339A (ja) | 1994-06-28 | 1994-06-28 | プリントヘッド駆動ｉｃ及びプリントヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0811339A (ja) |
-
1994
- 1994-06-28 JP JP14647594A patent/JPH0811339A/ja active Pending
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