JPH08111473A - ボールグリッドアレイ型パッケージ及びそれを用いた実装構造 - Google Patents
ボールグリッドアレイ型パッケージ及びそれを用いた実装構造Info
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- JPH08111473A JPH08111473A JP6243646A JP24364694A JPH08111473A JP H08111473 A JPH08111473 A JP H08111473A JP 6243646 A JP6243646 A JP 6243646A JP 24364694 A JP24364694 A JP 24364694A JP H08111473 A JPH08111473 A JP H08111473A
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【目的】高速，多ピン化を目的に本発明はボールグリッ
ドアレイ構造を有する半導体パッケージ構造において、
熱応力を低減するための低弾性率エラストマを比較的簡
易に導入する方法を提供する。 【構成】実装基板と電気的に接続するための端子がアレ
イ状にボールグリッド型を有する半導体パッケージ構造
において、半導体素子１１とボールグリッドアレイ端子
との接続間に層間接続能を有するエラストマ１２を用い
て、半導体素子１１と実装基板との熱膨張率差により発
生する熱応力を緩和する。
ドアレイ構造を有する半導体パッケージ構造において、
熱応力を低減するための低弾性率エラストマを比較的簡
易に導入する方法を提供する。 【構成】実装基板と電気的に接続するための端子がアレ
イ状にボールグリッド型を有する半導体パッケージ構造
において、半導体素子１１とボールグリッドアレイ端子
との接続間に層間接続能を有するエラストマ１２を用い
て、半導体素子１１と実装基板との熱膨張率差により発
生する熱応力を緩和する。
Description
【０００１】
【産業上の利用分野】本発明は電気特性，実装信頼性に
優れた高密度，多ピン化，高速伝送対応の半導体装置お
よびその実装構造に関する。
優れた高密度，多ピン化，高速伝送対応の半導体装置お
よびその実装構造に関する。
【０００２】
【従来の技術】近年、電気，電子部品の高性能化に伴い
半導体装置の高集積化および高密度化が強く望まれてい
る。そのため半導体素子はＬＳＩ，ＶＬＳＩ，ＵＬＳＩ
へと高集積，高機能化され、素子の大型化，多ピン化，
高速化，高消費電力化が進んできた。これに対応して多
ピン用の半導体装置のパッケージ構造は素子の二辺に接
続端子を有する構造から四辺すべてに端子を有する構造
に変化してきた。さらに多ピン化対応として多層キャリ
ア基板を用いて実装面全体に接続端子グリッドを有する
グリッドアレイ構造が実用化されている。このグリッド
アレイ構造の中には高速信号伝送を可能にするため接続
端子長を短縮したボールグリッドアレイ構造（ＢＧＡ）
が適用されている。接続端子としてのボール型構造は導
体幅も太くなるため低インダクタンス化にも効果的であ
る。さらに最近ではより高速対応として多層キャリア基
板に比較的誘電率の低い有機材料が検討されている。し
かし、有機材料は一般に半導体素子に比べて熱膨張率が
大きいため、その熱膨張率差により発生する熱応力のた
め接続信頼性等に問題がある。最近このようなＢＧＡパ
ッケージ構造において、半導体素子と実装基板との熱膨
張率差により発生する熱応力を低弾性率のエラストマ材
料で緩和することにより接続信頼性を向上させる新しい
半導体素子パッケージ構造が提案されている(ＵＳＰ514
8265）。しかし、この従来技術は半導体素子にエラスト
マを設置し、さらにその上に配線層を有するポリイミド
層があり、その上に接続端子であるボールグリッドがア
レイ状に存在する構成である。そのため比較的製造工程
が煩雑であることと異種材料の界面が多いため長期信頼
性等が懸念される。
半導体装置の高集積化および高密度化が強く望まれてい
る。そのため半導体素子はＬＳＩ，ＶＬＳＩ，ＵＬＳＩ
へと高集積，高機能化され、素子の大型化，多ピン化，
高速化，高消費電力化が進んできた。これに対応して多
ピン用の半導体装置のパッケージ構造は素子の二辺に接
続端子を有する構造から四辺すべてに端子を有する構造
に変化してきた。さらに多ピン化対応として多層キャリ
ア基板を用いて実装面全体に接続端子グリッドを有する
グリッドアレイ構造が実用化されている。このグリッド
アレイ構造の中には高速信号伝送を可能にするため接続
端子長を短縮したボールグリッドアレイ構造（ＢＧＡ）
が適用されている。接続端子としてのボール型構造は導
体幅も太くなるため低インダクタンス化にも効果的であ
る。さらに最近ではより高速対応として多層キャリア基
板に比較的誘電率の低い有機材料が検討されている。し
かし、有機材料は一般に半導体素子に比べて熱膨張率が
大きいため、その熱膨張率差により発生する熱応力のた
め接続信頼性等に問題がある。最近このようなＢＧＡパ
ッケージ構造において、半導体素子と実装基板との熱膨
張率差により発生する熱応力を低弾性率のエラストマ材
料で緩和することにより接続信頼性を向上させる新しい
半導体素子パッケージ構造が提案されている(ＵＳＰ514
8265）。しかし、この従来技術は半導体素子にエラスト
マを設置し、さらにその上に配線層を有するポリイミド
層があり、その上に接続端子であるボールグリッドがア
レイ状に存在する構成である。そのため比較的製造工程
が煩雑であることと異種材料の界面が多いため長期信頼
性等が懸念される。
【０００３】
【発明が解決しようとする課題】本発明はボールグリッ
ドアレイ構造を有する半導体パッケージ構造において、
熱応力を低減するための低弾性率エラストマを比較的簡
易に導入する方法を提供することを目的とする。本発明
により得られる半導体装置およびその実装構造は優れた
接続信頼性を有する。
ドアレイ構造を有する半導体パッケージ構造において、
熱応力を低減するための低弾性率エラストマを比較的簡
易に導入する方法を提供することを目的とする。本発明
により得られる半導体装置およびその実装構造は優れた
接続信頼性を有する。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は以下の手段を提供する。すなわち、その第
１手段はボールグリッドアレイ型パッケージ構造に関す
るもので次の特徴を有する。実装基板と電気的に接続す
るための端子がアレイ状にボールグリッド型を有する半
導体パッケージ構造において、半導体素子とボールグリ
ッドアレイ端子との接続間に層間接続能を有するエラス
トマを用いて、半導体素子と実装基板との熱膨張率差に
より発生する熱応力を緩和することに達成される。この
時層間接続能を有するエラストマの特性は室温の弾性率
が１kgｆ／mm2 以下であることが効果的である。エラス
トマの弾性率が低いほど、発生する熱応力は低減でき
る。その結果、優れた接続信頼性を有するパッケージ構
造を提供することが可能になる。エラストマを構成する
材料としてシロキサンポリマを用いることにより耐熱性
に優れた低弾性率材料を利用することができる。この
時、特にシロキサンポリマとしてガラス転移温度が−５
５℃以下の材料を用いることにより温度サイクル試験で
優れた信頼性を確保することが可能である。シロキサン
以外の材料は数多くの有機系ポリマを適用することが可
能である。このような有機系ポリマで特に耐熱性に優れ
た材料はポリイミド系材料，含フッ素系材料，フルオロ
シリコーンポリマ等が挙げられるがこれに限定されるも
のではない。
め、本発明は以下の手段を提供する。すなわち、その第
１手段はボールグリッドアレイ型パッケージ構造に関す
るもので次の特徴を有する。実装基板と電気的に接続す
るための端子がアレイ状にボールグリッド型を有する半
導体パッケージ構造において、半導体素子とボールグリ
ッドアレイ端子との接続間に層間接続能を有するエラス
トマを用いて、半導体素子と実装基板との熱膨張率差に
より発生する熱応力を緩和することに達成される。この
時層間接続能を有するエラストマの特性は室温の弾性率
が１kgｆ／mm2 以下であることが効果的である。エラス
トマの弾性率が低いほど、発生する熱応力は低減でき
る。その結果、優れた接続信頼性を有するパッケージ構
造を提供することが可能になる。エラストマを構成する
材料としてシロキサンポリマを用いることにより耐熱性
に優れた低弾性率材料を利用することができる。この
時、特にシロキサンポリマとしてガラス転移温度が−５
５℃以下の材料を用いることにより温度サイクル試験で
優れた信頼性を確保することが可能である。シロキサン
以外の材料は数多くの有機系ポリマを適用することが可
能である。このような有機系ポリマで特に耐熱性に優れ
た材料はポリイミド系材料，含フッ素系材料，フルオロ
シリコーンポリマ等が挙げられるがこれに限定されるも
のではない。
【０００５】本発明の第２の手段は実装基板に対する接
続端子がボールグリッドアレイ型の半導体パッケージ装
置の実装する構造において、半導体素子とボールグリッ
ドアレイ端子との接続間に層間接続能を有するエラスト
マを用いて、半導体素子と実装基板との熱膨張率差によ
り発生する熱応力を緩和することにより、優れた接続信
頼性を有するボールグリッドアレイ型パッケージ装置を
実装基板に搭載したことを特徴とする実装構造から構成
されることにより達成される。本発明により得られるボ
ールグリッドアレイ型の半導体パッケージ装置は、半導
体素子と実装基板の間に設けられた低弾性率のエラスト
マにより実装時の接続信頼性が優れた実装構造を提供す
ることが可能になる。この時実装基板は特に限定されな
いが、例えば、次に示す材料が一般的に用いられる。即
ち、絶縁層が有機系樹脂のマトリックスとガラスクロス
から構成されていることを特徴とする実装基板あるいは
絶縁層がセラミックス系材料から構成されている実装基
板等が用いられる。本発明の半導体パッケージ構造にお
いて、適用される半導体素子は、例えば、ＤＲＡＭ，Ａ
ＳＩＣ，ゲートアレイ，ＭＰＵ，ＳＲＡＭ、及びそれら
の複合機能等に適用される。これらの半導体素子は高密
度化，高性能化に伴い、最近特に多ピン化，高速化が要
求されている。
続端子がボールグリッドアレイ型の半導体パッケージ装
置の実装する構造において、半導体素子とボールグリッ
ドアレイ端子との接続間に層間接続能を有するエラスト
マを用いて、半導体素子と実装基板との熱膨張率差によ
り発生する熱応力を緩和することにより、優れた接続信
頼性を有するボールグリッドアレイ型パッケージ装置を
実装基板に搭載したことを特徴とする実装構造から構成
されることにより達成される。本発明により得られるボ
ールグリッドアレイ型の半導体パッケージ装置は、半導
体素子と実装基板の間に設けられた低弾性率のエラスト
マにより実装時の接続信頼性が優れた実装構造を提供す
ることが可能になる。この時実装基板は特に限定されな
いが、例えば、次に示す材料が一般的に用いられる。即
ち、絶縁層が有機系樹脂のマトリックスとガラスクロス
から構成されていることを特徴とする実装基板あるいは
絶縁層がセラミックス系材料から構成されている実装基
板等が用いられる。本発明の半導体パッケージ構造にお
いて、適用される半導体素子は、例えば、ＤＲＡＭ，Ａ
ＳＩＣ，ゲートアレイ，ＭＰＵ，ＳＲＡＭ、及びそれら
の複合機能等に適用される。これらの半導体素子は高密
度化，高性能化に伴い、最近特に多ピン化，高速化が要
求されている。
【０００６】従来技術は半導体素子にエラストマを設置
し、さらにその上に配線層を有するポリイミド層を設置
し、その上に実装基板との接続端子であるボールグリッ
ドがアレイ状に存在する構成である。この時半導体素子
とポリイミド上の配線層との接続はワイヤボンディング
法等を用いている。そのため比較的製造工程が煩雑であ
ることと数多くの異種材料から構成されている。そのた
めそれらの界面で接着性が長期信頼性等の低下に結び付
く可能性が高い。
し、さらにその上に配線層を有するポリイミド層を設置
し、その上に実装基板との接続端子であるボールグリッ
ドがアレイ状に存在する構成である。この時半導体素子
とポリイミド上の配線層との接続はワイヤボンディング
法等を用いている。そのため比較的製造工程が煩雑であ
ることと数多くの異種材料から構成されている。そのた
めそれらの界面で接着性が長期信頼性等の低下に結び付
く可能性が高い。
【０００７】本発明ではエラストマの両面が所定の格子
ピッチで電気的に接続された層間電気的接続能のある材
料を用いることにより上記従来技術の問題点を解決でき
る。具体的な構成の一例は、面上にバンプアレイ端子を
有する半導体素子の上に層間接続能を有するエラストマ
を設置する。さらにその最外層にボール状端子を形成す
ることによりボールグリッドアレイ構造（ＢＧＡ）型半
導体パッケージ装置を構成することができる。以上、本
発明では極めて簡易に半導体素子と実装基板との間に低
弾性率エラストマを提供することが可能である。また構
成材料がエラストマだけと非常に簡単であるため異種材
料の界面における接着力の信頼性等を考慮する必要がな
く、ＤＲＡＭを初め多くの半導体分野の実装方法として
有用である。構成が簡単であるということはコスト低減
を図ることができ、製造上大きな利点となる。
ピッチで電気的に接続された層間電気的接続能のある材
料を用いることにより上記従来技術の問題点を解決でき
る。具体的な構成の一例は、面上にバンプアレイ端子を
有する半導体素子の上に層間接続能を有するエラストマ
を設置する。さらにその最外層にボール状端子を形成す
ることによりボールグリッドアレイ構造（ＢＧＡ）型半
導体パッケージ装置を構成することができる。以上、本
発明では極めて簡易に半導体素子と実装基板との間に低
弾性率エラストマを提供することが可能である。また構
成材料がエラストマだけと非常に簡単であるため異種材
料の界面における接着力の信頼性等を考慮する必要がな
く、ＤＲＡＭを初め多くの半導体分野の実装方法として
有用である。構成が簡単であるということはコスト低減
を図ることができ、製造上大きな利点となる。
【０００８】本発明では接続方法にボールグリッドアレ
イ構造のみを採用することができ、従来構造のようにワ
イヤボンディング法を併用した場合に比べて高速，多ピ
ン化対応を容易に達成することができる。これはグリッ
ドアレイ構造は半導体素子の面全体から端子を取りだす
ことができるため、従来の四辺から端子を取る場合に比
べて多ピン化が容易である。またボールバンプ構造で接
続するためワイヤボンディングに比べて配線が短く、且
つ太くなるため低インダクタンスとなり、高速化に有利
である。
イ構造のみを採用することができ、従来構造のようにワ
イヤボンディング法を併用した場合に比べて高速，多ピ
ン化対応を容易に達成することができる。これはグリッ
ドアレイ構造は半導体素子の面全体から端子を取りだす
ことができるため、従来の四辺から端子を取る場合に比
べて多ピン化が容易である。またボールバンプ構造で接
続するためワイヤボンディングに比べて配線が短く、且
つ太くなるため低インダクタンスとなり、高速化に有利
である。
【０００９】本発明において、半導体素子とはＳｉ，Ｇ
ａＡｓ等の半導体からなるウエハ上にメモリ，ロジッ
ク，ゲートアレイ，カスタム，パワートランジスタ等の
ＩＣ，ＬＳＩ等を形成し、リード，バンプ等に接続する
端子を有する素子である。
ａＡｓ等の半導体からなるウエハ上にメモリ，ロジッ
ク，ゲートアレイ，カスタム，パワートランジスタ等の
ＩＣ，ＬＳＩ等を形成し、リード，バンプ等に接続する
端子を有する素子である。
【００１０】本発明において代表的な実装基板は有機材
料とガラスクロス等の補強材から構成される積層板やセ
ラミックス系材料から構成される基板が挙げられる。こ
のうち、有機材料とガラスクロス等の補強材から構成さ
れる積層板は補強材に樹脂成分を含浸して得られるプリ
プレグ，シート等を少なくとも１枚以上積層して加圧接
着成形して得られる構造体である。補強材はガラス（Ｅ
ガラス，Ｓガラス，Ｄガラス，Ｑガラス等）チタン等の
無機系繊維からなるクロス，シート，ポリアミド，ポリ
アミドイミド，ポリイミド，液晶性ポリマ，芳香族アミ
ド等からなるクロス，シート，カーボン繊維からなるク
ロスおよびこれらの無機系繊維，有機系繊維，カーボン
繊維の複合体からなるクロス，シートがある。
料とガラスクロス等の補強材から構成される積層板やセ
ラミックス系材料から構成される基板が挙げられる。こ
のうち、有機材料とガラスクロス等の補強材から構成さ
れる積層板は補強材に樹脂成分を含浸して得られるプリ
プレグ，シート等を少なくとも１枚以上積層して加圧接
着成形して得られる構造体である。補強材はガラス（Ｅ
ガラス，Ｓガラス，Ｄガラス，Ｑガラス等）チタン等の
無機系繊維からなるクロス，シート，ポリアミド，ポリ
アミドイミド，ポリイミド，液晶性ポリマ，芳香族アミ
ド等からなるクロス，シート，カーボン繊維からなるク
ロスおよびこれらの無機系繊維，有機系繊維，カーボン
繊維の複合体からなるクロス，シートがある。
【００１１】実装基板の有機材料を構成するマトリック
ス樹脂は、例えば、エポキシ樹脂，不飽和ポリエステル
樹脂，エポキシ−イソシアネート樹脂，マレイミド樹
脂，マレイミド−エポキシ樹脂，シアン酸エステル樹
脂，シアン酸エステル−エポキシ樹脂，シアン酸エステ
ル−マレイミド樹脂，フェノール樹脂，ジアリルフタレ
ート樹脂，ウレタン樹脂，シアナミド樹脂，マレイミド
−シアナミド樹脂，ポリイミド樹脂等の各種熱硬化性樹
脂が挙げられる。
ス樹脂は、例えば、エポキシ樹脂，不飽和ポリエステル
樹脂，エポキシ−イソシアネート樹脂，マレイミド樹
脂，マレイミド−エポキシ樹脂，シアン酸エステル樹
脂，シアン酸エステル−エポキシ樹脂，シアン酸エステ
ル−マレイミド樹脂，フェノール樹脂，ジアリルフタレ
ート樹脂，ウレタン樹脂，シアナミド樹脂，マレイミド
−シアナミド樹脂，ポリイミド樹脂等の各種熱硬化性樹
脂が挙げられる。
【００１２】本発明におけるセラミックス系材料はアル
ミナ基板，ムライト基板，シリカ基板，コージェライト
基板，低融点ガラス基板，窒化アルミ基板，アルミ基
板，シリコン基板等が挙げられる。この他上記二種の複
合基板として有機−セラミックス系基板がある。例えば
多孔質セラミックス−有機樹脂含浸複合基板，セラミッ
クス溶射銅箔−有機樹脂ガラスクロス複合基板等が挙げ
られる。
ミナ基板，ムライト基板，シリカ基板，コージェライト
基板，低融点ガラス基板，窒化アルミ基板，アルミ基
板，シリコン基板等が挙げられる。この他上記二種の複
合基板として有機−セラミックス系基板がある。例えば
多孔質セラミックス−有機樹脂含浸複合基板，セラミッ
クス溶射銅箔−有機樹脂ガラスクロス複合基板等が挙げ
られる。
【００１３】
【作用】本発明はボールグリッドアレイ型パッケージ構
造に関し、次の特徴を有する。すなわち、実装基板と電
気的に接続するための端子がアレイ状にボールグリッド
型を有する半導体パッケージ構造において、半導体素子
とボールグリッドアレイ端子との接続間に層間接続能を
有するエラストマを用いて、半導体素子と実装基板との
熱膨張率差により発生する熱応力を緩和することにより
高速，多ピン化対応の接続信頼性に優れた半導体装置を
提供する。この層間接続能を有するエラストマを用いる
ことにより容易に半導体素子に多量のボールグリッドア
レイ構造の接続端子を設置することができる。その他の
構成材料を組み合わせることがないので、異種材料界面
の接着性等の問題も生じない。また工程が非常に簡単に
なり、かつ構成材料も少ないため従来技術に比べて大幅
な原価低減が期待できる。
造に関し、次の特徴を有する。すなわち、実装基板と電
気的に接続するための端子がアレイ状にボールグリッド
型を有する半導体パッケージ構造において、半導体素子
とボールグリッドアレイ端子との接続間に層間接続能を
有するエラストマを用いて、半導体素子と実装基板との
熱膨張率差により発生する熱応力を緩和することにより
高速，多ピン化対応の接続信頼性に優れた半導体装置を
提供する。この層間接続能を有するエラストマを用いる
ことにより容易に半導体素子に多量のボールグリッドア
レイ構造の接続端子を設置することができる。その他の
構成材料を組み合わせることがないので、異種材料界面
の接着性等の問題も生じない。また工程が非常に簡単に
なり、かつ構成材料も少ないため従来技術に比べて大幅
な原価低減が期待できる。
【００１４】半導体素子と実装基板間に存在する低弾性
率のエラストマにより、半導体素子と実装基板間の熱膨
張率差によって生じる熱応力を緩和することができ、実
装基板の材料に限定を受けずに接続信頼性に優れた半導
体パッケージ装置を提供することができる。
率のエラストマにより、半導体素子と実装基板間の熱膨
張率差によって生じる熱応力を緩和することができ、実
装基板の材料に限定を受けずに接続信頼性に優れた半導
体パッケージ装置を提供することができる。
【００１５】さらに得られる半導体装置は実装基板との
接続端子が面内上に設置されたボールグッリドアレイ構
造であるため、パッケージ面積を大きくせずに多ピン化
が可能である。またボールグリッド端子は太く、短い端
子であるためインダクタンスを小さくすることができ高
速処理に関しては非常に有効である。また本特許のパッ
ケージ構造は図からも分かるように信号伝送距離を最短
にすることができ、この点からも高速化に対応したパッ
ケージ構造である。
接続端子が面内上に設置されたボールグッリドアレイ構
造であるため、パッケージ面積を大きくせずに多ピン化
が可能である。またボールグリッド端子は太く、短い端
子であるためインダクタンスを小さくすることができ高
速処理に関しては非常に有効である。また本特許のパッ
ケージ構造は図からも分かるように信号伝送距離を最短
にすることができ、この点からも高速化に対応したパッ
ケージ構造である。
【００１６】
【実施例】次に実施例に基づき、本発明及び図を詳細に
説明する。
説明する。
【００１７】〔実施例１〕図１において、チップサイズ
１４.５×１４.５mmの片面に１mmピッチの格子で端子
（２２５ピン）が存在する半導体素子１１上に基板間接
続用圧接型のエラストマ(信越ポリマ，厚さ０.３mm）１
２を接着剤で接着し、半導体素子上の端子とエラストマ
内の導線とを電気的に接続した。エラストマ上部に現わ
れた導線電極にはんだめっきにより、はんだボール１３
を実装基板に対する接続端子として形成した。はんだボ
ールの大きさは直径０.５mm である。
１４.５×１４.５mmの片面に１mmピッチの格子で端子
（２２５ピン）が存在する半導体素子１１上に基板間接
続用圧接型のエラストマ(信越ポリマ，厚さ０.３mm）１
２を接着剤で接着し、半導体素子上の端子とエラストマ
内の導線とを電気的に接続した。エラストマ上部に現わ
れた導線電極にはんだめっきにより、はんだボール１３
を実装基板に対する接続端子として形成した。はんだボ
ールの大きさは直径０.５mm である。
【００１８】〔実施例２〕図２に示すように、チップサ
イズ１３×１３mmの片面に１.２７mm ピッチの千鳥格子
で端子（２２１ピン）が存在する半導体素子２１上にあ
らかじめはんだボール２３をめっきにより形成した基板
間接続用圧接型エラストマ（信越ポリマ，厚さ０.５mm)
２２を接着剤で接着し、半導体素子上の端子とエラスト
マ内の導線とを電気的に接続した。半導体素子との接着
面ははんだボール形成面の反対面を用いた。はんだボー
ルの大きさは直径０.３mm である。
イズ１３×１３mmの片面に１.２７mm ピッチの千鳥格子
で端子（２２１ピン）が存在する半導体素子２１上にあ
らかじめはんだボール２３をめっきにより形成した基板
間接続用圧接型エラストマ（信越ポリマ，厚さ０.５mm)
２２を接着剤で接着し、半導体素子上の端子とエラスト
マ内の導線とを電気的に接続した。半導体素子との接着
面ははんだボール形成面の反対面を用いた。はんだボー
ルの大きさは直径０.３mm である。
【００１９】〔実施例３〕図１に示すように、チップサ
イズ１３.５×１３.５mmの片面に０.５mm ピッチの格子
で端子（７２９ピン）が存在する半導体素子１１上に基
板間接続用圧接型エラストマ（信越ポリマ，厚さ０.７m
m)１２を接着剤で接着し、半導体素子上の端子とエラス
トマ内の導線とを電気的に接続した。エラストマ上部に
現われた導線電極にはんだペーストにより、はんだボー
ル１３を実装基板に対する接続端子として形成した。は
んだボールの大きさは直径０.３mm である。
イズ１３.５×１３.５mmの片面に０.５mm ピッチの格子
で端子（７２９ピン）が存在する半導体素子１１上に基
板間接続用圧接型エラストマ（信越ポリマ，厚さ０.７m
m)１２を接着剤で接着し、半導体素子上の端子とエラス
トマ内の導線とを電気的に接続した。エラストマ上部に
現われた導線電極にはんだペーストにより、はんだボー
ル１３を実装基板に対する接続端子として形成した。は
んだボールの大きさは直径０.３mm である。
【００２０】〔実施例４〕図３に示すように、チップサ
イズ１５.５×１５.５mmの片面に１.５mm ピッチの格子
で端子（４４ピン）が存在する半導体素子３１上に基板
間接続用ポリイミドエラストマ（日東電工，厚さ１mm）
３２を接着剤で接着し、半導体素子上の端子とエラスト
マ内の導線とを電気的に接続した。エラストマ上部に現
われた導線電極にはんだめっきにより、はんだボール３
３を実装基板に対する接続端子として形成した。はんだ
ボールの大きさは直径０.８mm である。
イズ１５.５×１５.５mmの片面に１.５mm ピッチの格子
で端子（４４ピン）が存在する半導体素子３１上に基板
間接続用ポリイミドエラストマ（日東電工，厚さ１mm）
３２を接着剤で接着し、半導体素子上の端子とエラスト
マ内の導線とを電気的に接続した。エラストマ上部に現
われた導線電極にはんだめっきにより、はんだボール３
３を実装基板に対する接続端子として形成した。はんだ
ボールの大きさは直径０.８mm である。
【００２１】〔実施例５〕図４に示すように、チップサ
イズ２５.５×２５.５mmの片面に１mmピッチの千鳥格子
で端子（１３０１ピン）が存在する半導体素子上に基板
間接続用エラストマ加圧により接着し、半導体素子上の
端子とエラストマ内の導線とを電気的に接続した。エラ
ストマは以下の工程で作成した。型内４１に直径０.１m
m の銅線４２を１mmの千鳥格子ピッチで配置し、シリコ
ン系エラストマであるJCR6126 （東レダウコーニン
グ）を注型で流し込み１５０℃，１時間硬化反応を進め
た後、型から取り出して層間接続能を有するエラストマ
を形成した。次にエラストマ上部に現われた銅線電極に
はんだめっきを施し、はんだボールを実装基板に対する
接続端子として形成した。はんだボールの大きさは直径
０.３mm である。
イズ２５.５×２５.５mmの片面に１mmピッチの千鳥格子
で端子（１３０１ピン）が存在する半導体素子上に基板
間接続用エラストマ加圧により接着し、半導体素子上の
端子とエラストマ内の導線とを電気的に接続した。エラ
ストマは以下の工程で作成した。型内４１に直径０.１m
m の銅線４２を１mmの千鳥格子ピッチで配置し、シリコ
ン系エラストマであるJCR6126 （東レダウコーニン
グ）を注型で流し込み１５０℃，１時間硬化反応を進め
た後、型から取り出して層間接続能を有するエラストマ
を形成した。次にエラストマ上部に現われた銅線電極に
はんだめっきを施し、はんだボールを実装基板に対する
接続端子として形成した。はんだボールの大きさは直径
０.３mm である。
【００２２】〔実施例６〕図５に示すように、実装基板
として一般的なエポキシ系多層基板ＦＲ−４（ＡＮＳＩ
（American National Standard Institute）規格）５２
を用いて、実施例１−５で得られたボールグリッドアレ
イ型端子を有する半導体装置５１を実装して温度サイク
ル試験により接続信頼性を評価した。試験条件は１５０
℃／１０分←→−５５℃／１０分，１０００回とした。
として一般的なエポキシ系多層基板ＦＲ−４（ＡＮＳＩ
（American National Standard Institute）規格）５２
を用いて、実施例１−５で得られたボールグリッドアレ
イ型端子を有する半導体装置５１を実装して温度サイク
ル試験により接続信頼性を評価した。試験条件は１５０
℃／１０分←→−５５℃／１０分，１０００回とした。
【００２３】〔実施例７）図５に示すように、実装基板
としてセラミックス系アルミナ多層基板５２を用いて、
実施例１−５で得られたボールグリッドアレイ型端子を
有する半導体装置５１を実装して温度サイクル試験によ
り接続信頼性を評価した。試験条件は150℃／１０分←
→−５５℃／１０分，１０００回とした。
としてセラミックス系アルミナ多層基板５２を用いて、
実施例１−５で得られたボールグリッドアレイ型端子を
有する半導体装置５１を実装して温度サイクル試験によ
り接続信頼性を評価した。試験条件は150℃／１０分←
→−５５℃／１０分，１０００回とした。
【００２４】〔比較例１〕図６に示すように、実施例１
で用いたチップサイズ１４.５×１４.５mmの片面に１mm
ピッチの格子で端子（２２５ピン）が存在する半導体素
子６１上に直接はんだめっきにより、はんだボール６２
を実装基板に対する接続端子として形成した。はんだボ
ールの大きさは直径０.５mm である。得られた半導体装
置を実施例６，７と同様に実装基板に実装して接続信頼
性を比較した。
で用いたチップサイズ１４.５×１４.５mmの片面に１mm
ピッチの格子で端子（２２５ピン）が存在する半導体素
子６１上に直接はんだめっきにより、はんだボール６２
を実装基板に対する接続端子として形成した。はんだボ
ールの大きさは直径０.５mm である。得られた半導体装
置を実施例６，７と同様に実装基板に実装して接続信頼
性を比較した。
【００２５】〔比較例２〕チップサイズ１４.５×１４.
５mmの片面の四辺に０.２５mm ピッチで端子(２２４ピ
ン)が存在する半導体素子上にシリコンエラストマを接
着剤を用いて接着し、さらにその上にはんだボール付き
ポリイミドフレキシブル配線板を接着した。チップ上の
端子とポリイミド配線板上の電極をワイヤボンディング
法により電気的に接続して、パッケージ構造を得た。は
んだボールの大きさは直径０.５mmである。得られた半
導体装置を実施例６，７と同様に実装基板に実装して接
続信頼性を比較した。
５mmの片面の四辺に０.２５mm ピッチで端子(２２４ピ
ン)が存在する半導体素子上にシリコンエラストマを接
着剤を用いて接着し、さらにその上にはんだボール付き
ポリイミドフレキシブル配線板を接着した。チップ上の
端子とポリイミド配線板上の電極をワイヤボンディング
法により電気的に接続して、パッケージ構造を得た。は
んだボールの大きさは直径０.５mmである。得られた半
導体装置を実施例６，７と同様に実装基板に実装して接
続信頼性を比較した。
【００２６】温度サイクル試験結果(１５０℃／１０分
←→−５５℃／１０分，１０００回)欠陥の数（１００
個中）
←→−５５℃／１０分，１０００回)欠陥の数（１００
個中）
【００２７】
【表１】
【００２８】
【発明の効果】本発明はエラストマの両面が所定の格子
ピッチで電気的に接続された層間電気的接続能のある材
料を用いることにより接続信頼に優れた半導体パッケー
ジ装置を得ることができる。具体的な構成の一例は、面
上にバンプアレイ端子を有する半導体素子の上に層間接
続能を有するエラストマを設置する。さらにその最外層
にボール状端子を形成することによりボールグリッドア
レイ構造（ＢＧＡ）型半導体パッケージ装置を構成する
ことができる。以上、本発明では極めて簡易に半導体素
子と実装基板との間に低弾性率エラストマを提供するこ
とが可能である。この低弾性率エラストマが半導体素子
と実装基板との熱膨張率差によって生じる熱応力を完全
に緩和する効果を有する。そのため温度サイクル試験に
おいて全く欠陥の生じない優れた接続信頼性を有する半
導体装置及びその実装構造を提供することができる。
ピッチで電気的に接続された層間電気的接続能のある材
料を用いることにより接続信頼に優れた半導体パッケー
ジ装置を得ることができる。具体的な構成の一例は、面
上にバンプアレイ端子を有する半導体素子の上に層間接
続能を有するエラストマを設置する。さらにその最外層
にボール状端子を形成することによりボールグリッドア
レイ構造（ＢＧＡ）型半導体パッケージ装置を構成する
ことができる。以上、本発明では極めて簡易に半導体素
子と実装基板との間に低弾性率エラストマを提供するこ
とが可能である。この低弾性率エラストマが半導体素子
と実装基板との熱膨張率差によって生じる熱応力を完全
に緩和する効果を有する。そのため温度サイクル試験に
おいて全く欠陥の生じない優れた接続信頼性を有する半
導体装置及びその実装構造を提供することができる。
【００２９】また構成材料がエラストマとボール型接続
端子だけと非常に簡単であるため異種材料の界面におけ
る接着力の信頼性等を考慮する必要がなく、ＤＲＡＭを
初め多くの半導体分野の実装方法として極めて有用であ
る。構成が簡単であるということはコスト低減を図るこ
とができ、製造上大きな利点となる。
端子だけと非常に簡単であるため異種材料の界面におけ
る接着力の信頼性等を考慮する必要がなく、ＤＲＡＭを
初め多くの半導体分野の実装方法として極めて有用であ
る。構成が簡単であるということはコスト低減を図るこ
とができ、製造上大きな利点となる。
【００３０】本発明では接続方法にボールグリッドアレ
イ構造のみを採用することができ、従来構造のようにワ
イヤボンディング法を併用した場合に比べて高速，多ピ
ン化対応を容易に達成することができる。これはグリッ
ドアレイ構造は半導体素子の面全体から端子を取りだす
ことができるため、従来の四辺から端子を取る場合に比
べて多ピン化が容易である。またボールバンプ構造で接
続するためワイヤボンディングに比べて配線が短く、且
つ太くなるため低インダクタンスとなり、高速化に対し
ても極めて有利である。今後パーソナルコンピュータ，
ワークステーション分野を初め、多くの電子産業分野で
は電子機器の高性能化に伴い、高速，多ピンの半導体パ
ッケージ装置が必要になる可能性が極めて高い。本発明
によりこのような要求に満足した高密度多ピン化，高速
化に対応した新しい半導体素子のパッケージ構造を提供
することができる。
イ構造のみを採用することができ、従来構造のようにワ
イヤボンディング法を併用した場合に比べて高速，多ピ
ン化対応を容易に達成することができる。これはグリッ
ドアレイ構造は半導体素子の面全体から端子を取りだす
ことができるため、従来の四辺から端子を取る場合に比
べて多ピン化が容易である。またボールバンプ構造で接
続するためワイヤボンディングに比べて配線が短く、且
つ太くなるため低インダクタンスとなり、高速化に対し
ても極めて有利である。今後パーソナルコンピュータ，
ワークステーション分野を初め、多くの電子産業分野で
は電子機器の高性能化に伴い、高速，多ピンの半導体パ
ッケージ装置が必要になる可能性が極めて高い。本発明
によりこのような要求に満足した高密度多ピン化，高速
化に対応した新しい半導体素子のパッケージ構造を提供
することができる。
【図１】本発明の実施例１，３，５の半導体装置の製造
工程図。
工程図。
【図２】本発明の実施例２の半導体装置の製造工程図。
【図３】本発明の実施例４の半導体装置の製造工程図。
【図４】本発明の実施例５のシリコーン系エラストマ作
製のための型の説明図。
製のための型の説明図。
【図５】本発明の実施例６，７の実装構造の断面図。
【図６】本発明の比較例１の製造工程図。
【図７】本発明の比較例２の製造工程図。
１１…半導体素子、１２…エラストマ、１３…はんだボ
ール。
ール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤星 晴夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (12)
- 【請求項１】実装基板に対する接続端子がボールグリッ
ドアレイ型の半導体パッケージ構造において、半導体素
子とボールグリッドアレイ端子との接続間に層間接続能
を有するエラストマを用いて、前記半導体素子と前記実
装基板との熱膨張率差により発生する熱応力を緩和する
ことを特徴とするボールグリッドアレイ型パッケージ。 - 【請求項２】請求項１において、前記層間接続能を有す
るエラストマの弾性率が室温で１kgｆ／mm2 以下である
ボールグリッドアレイ型パッケージ。 - 【請求項３】請求項１において、前記層間接続能を有す
るエラストマがシロキサンポリマであることを特徴とす
るボールグリッドアレイ型パッケージ。 - 【請求項４】請求項１において、層間接続能を有するエ
ラストマが有機系ポリマであるボールグリッドアレイ型
パッケージ。 - 【請求項５】実装基板に対する接続端子がボールグリッ
ドアレイ型の半導体パッケージ構造の実装構造におい
て、半導体素子とボールグリッドアレイ端子との接続間
に層間接続能を有するエラストマを用いて、半導体素子
と実装基板との熱膨張率差により発生する熱応力を緩和
することを特徴とするボールグリッドアレイ型パッケー
ジ構造を実装基板に搭載したことを特徴とする実装構
造。 - 【請求項６】請求項５において、前記実装基板の絶縁層
が有機系樹脂のマトリックスとガラスクロスから構成さ
れている実装構造。 - 【請求項７】請求項５において、前記実装基板の絶縁層
がセラミックス系材料から構成されている実装構造。 - 【請求項８】請求項１において、前記半導体素子がＤＲ
ＡＭであるボールグリッドアレイ型パッケージ。 - 【請求項９】請求項１において、前記半導体素子がＡＳ
ＩＣであるボールグリッドアレイ型パッケージ。 - 【請求項１０】請求項１において、前記半導体素子がＭ
ＰＵであるボールグリッドアレイ型パッケージ。 - 【請求項１１】請求項１において、前記半導体素子がゲ
ートアレイであるボールグリッドアレイ型パッケージ。 - 【請求項１２】請求項１において、前記半導体素子がＳ
ＲＡＭであるボールグリッドアレイ型パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243646A JPH08111473A (ja) | 1994-10-07 | 1994-10-07 | ボールグリッドアレイ型パッケージ及びそれを用いた実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6243646A JPH08111473A (ja) | 1994-10-07 | 1994-10-07 | ボールグリッドアレイ型パッケージ及びそれを用いた実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08111473A true JPH08111473A (ja) | 1996-04-30 |
Family
ID=17106921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6243646A Pending JPH08111473A (ja) | 1994-10-07 | 1994-10-07 | ボールグリッドアレイ型パッケージ及びそれを用いた実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08111473A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998032170A1 (fr) * | 1997-01-17 | 1998-07-23 | Seiko Epson Corporation | Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique |
| EP1126752A2 (en) * | 2000-02-16 | 2001-08-22 | The Boeing Company | Chip scale packaging on CTE matched printed wiring boards |
| US6465082B1 (en) | 1997-11-19 | 2002-10-15 | Matsushita Electric Industrial Co., Ltd. | Stress relaxation electronic part, stress relaxation wiring board, and stress relaxation electronic part mounted body |
| US6791194B1 (en) | 1996-05-30 | 2004-09-14 | Hitachi, Ltd. | Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same |
| US7202570B2 (en) | 1996-05-30 | 2007-04-10 | Renesas Technology Corp. | Circuit tape having adhesive film semiconductor device and a method for manufacturing the same |
| JP2013120699A (ja) * | 2011-12-08 | 2013-06-17 | Auto Network Gijutsu Kenkyusho:Kk | 端子付電線及びその製造方法 |
-
1994
- 1994-10-07 JP JP6243646A patent/JPH08111473A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791194B1 (en) | 1996-05-30 | 2004-09-14 | Hitachi, Ltd. | Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same |
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| US7307351B2 (en) | 1997-01-17 | 2007-12-11 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| WO1998032170A1 (fr) * | 1997-01-17 | 1998-07-23 | Seiko Epson Corporation | Composant electronique, dispositif a semiconducteur, procede de fabrication, carte imprimee et equipement electronique |
| US6518651B2 (en) | 1997-01-17 | 2003-02-11 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US8399999B2 (en) | 1997-01-17 | 2013-03-19 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7888177B2 (en) | 1997-01-17 | 2011-02-15 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US6323542B1 (en) | 1997-01-17 | 2001-11-27 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7755205B2 (en) | 1997-01-17 | 2010-07-13 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| KR100540303B1 (ko) * | 1997-01-17 | 2006-06-16 | 세이코 엡슨 가부시키가이샤 | 전자부품,반도체장치,이것들의제조방법,회로기판및전자기기 |
| US7485973B2 (en) | 1997-01-17 | 2009-02-03 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US7235881B2 (en) | 1997-01-17 | 2007-06-26 | Seiko Epson Corporation | Electronic component, semiconductor device, methods of manufacturing the same, circuit board, and electronic instrument |
| US6465082B1 (en) | 1997-11-19 | 2002-10-15 | Matsushita Electric Industrial Co., Ltd. | Stress relaxation electronic part, stress relaxation wiring board, and stress relaxation electronic part mounted body |
| EP1041616A4 (en) * | 1997-11-19 | 2005-05-11 | Matsushita Electric Ind Co Ltd | ELECTRONIC STRESS RELAXATION COMPARTMENT, STRAIN RELAXATION CONNECTION CHART, AND BODY MOUNTED ON THE ELECTRONIC STRESS RELAXATION PIECE |
| EP1126752A2 (en) * | 2000-02-16 | 2001-08-22 | The Boeing Company | Chip scale packaging on CTE matched printed wiring boards |
| US6757968B2 (en) | 2000-02-16 | 2004-07-06 | The Boeing Company | Chip scale packaging on CTE matched printed wiring boards |
| EP1126752A3 (en) * | 2000-02-16 | 2003-05-02 | The Boeing Company | Chip scale packaging on CTE matched printed wiring boards |
| JP2013120699A (ja) * | 2011-12-08 | 2013-06-17 | Auto Network Gijutsu Kenkyusho:Kk | 端子付電線及びその製造方法 |
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