KR100276054B1 - 집적회로칩패키지 - Google Patents

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KR100276054B1
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도날드 세톤 파큐어
로버트 메이너드 제프
콘스탄티노스 파파토마스
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포만 제프리 엘
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Abstract

본 발명의 집적 회로 칩 패키지는 x-y 평면에서 상이한 열팽창 계수(CTE)를 갖는 집적 칩 캐리어를 구비한다. 칩 캐리어는 2개의 주요 영역으로 구성된다. 제 1 영역은 반도체 칩의 열팽창 계수와 대략 동일한 열팽창 계수를 갖는 코어 영역이다. 또한, 이 코어 영역은 x-y 평면에서 반도체 칩과 대략 동일한 치수를 갖는다. 반도체 칩은 코어 영역의 바로 위에 장착된다. 제 2 영역은 x-y 평면에서 코어 영역을 둘러싸는 주변 영역이다. 이 제 2 영역은 인쇄 회로 기판의 열팽창 계수와 대략 동일한 열팽창 계수를 갖는다. 열 사이클링(thermal cycling) 동안, 재료는 팽창하고 수축한다. 코어 영역은 칩과 거의 동일한 비율로 팽창하고 그리고 칩의 풋프린트(footprint) 외측의 영역으로 팽창하며, 주변 영역은 인쇄 회로 기판의 것과 유사한 비율로 팽창한다. 이러한 특성은 패키지 부품 및 솔더 접합부상의 열응력 유도 피로를 방지한다.

Description

집적 회로 칩 패키지{ORGANIC CONTROLLED COLLAPSE CHIP CONNECTOR (C4) BALL GRID ARRAY (BGA) CHIP CARRIER WITH DUAL THERMAL EXPANSION RATES}
본 발명은 집적 회로에 관한 것으로, 특히 제어된 열팽창 계수의 x-y 평면의 영역을 갖는 집적 회로 (칩) 캐리어에 관한 것이다.
집적 회로 패키지의 신뢰성 및 성능은 인쇄 회로 기판과 반도체 칩의 열팽창 계수(CTE)를 일치시키는 것에 의하여 향상된다. 이러한 구조는 열 사이클링 동안에 불연속적인 팽창 및 이의 결과에 의한 칩 패키지 부품상의 응력을 방지한다. 그러나, 일반적으로, 칩은 2.7 ppm/℃의 열팽창 계수를 가지며, 인쇄 회로 기판은 10 내지 25 ppm/℃의 열팽창 계수를 갖는다. 이러한 불일치는 볼 그리드 어레이(ball grid array : BGA)의 상호접속부 및 제어된 붕괴 칩 커넥터(controlled collapse chip connector : C4, 또는 플립 칩"flip chip") 기술이 사용되는 경우에 특히 문제로 된다. 종종, 칩 캐리어는 칩과 회로 기판 사이에 배치되며, 칩 캐리어의 열팽창 계수 자체는 칩 및 인쇄 회로 기판 양자에 대해 합당한 일치를 제공하도록 중간 값으로 선정된다.
칩 패키지 기술 개발의 발달에 있어서, 칩의 입력/출력(input-output : I/O)이 주변 리드 장치(peripheral lead devices)의 용량을 초과하여 증가함에 따라, 볼 그리드 어레이의 상호접속부 및 다른 납땜 계면(interface)이 해결책으로서 제시되었다. 칩의 열팽창 계수가 회로 기판의 열팽창 계수와 일치하지 않는 경우, 열 사이클링 동안에 솔더 접합부(solder joints)상에 응력으로 인해 피로가 발생되기 때문에, 볼 그리드 어레이(BGA) 및 제어된 붕괴 칩 커넥터(이하 "C4"라 함)의 상호접속부의 풋프린트(footprint) 크기가 제한될 수 있다.
열 사이클링은 통상의 회로 작동 동안에 발생되며, 또 패키지 부품의 열팽창 계수가 일치되지 않는 경우, 회로 기판에 대해 칩의 이동이 발생한다. 캐리어를 기판에 접속하기 위해 표준 영역 어레이 납땜을 사용하면, 2개 재료의 상당히 상이한 팽창을 조정하기에 불충분한 기계적인 피로 강도를 종종 제공한다. 결과적으로, 열 사이클링의 환경하에서, 솔더 접합부가 파손되어, 회로 작동이 중단되며, 수선을 필요로 한다.
캐리어와 기판간의 본드를 강화하기 위해, 접속부의 직경을 증가시켜 본드 접속부를 보다 유연하게 하는 시도가 있었다. 그러나, 이러한 것이 행해질 때, 핀 아웃 밀도(pin out density)는 급격히 감소된다. 예를 들면, 유사한 재료가 캐리어 및 기판용으로 사용되는 경우, 0.25㎜(10 mils)의 접점간의 간극을 갖는 0.25㎜(10 mils)의 접점 영역은 0.50㎜(20 mils)의 피치를 갖는 접점 어레이를 제공한다. 비유사한 재료가 캐리어 및 기판용으로 사용되는 경우, 1.0㎜(40 mils)의 접점을 제공하여, 1.25㎜(50 mils)의 피치를 갖는 접점 어레이를 형성하여야 한다. 핀 아웃 밀도에 있어서의 이러한 감소는 바람직하지 않다.
유기 칩 캐리어 및 그 관련된 낮은 열 전도성이 볼 그리드 어레이 기술과 연관되어 있는 경우의 문제점을 해결하기 위해 히트싱크(heatsinks)를 사용하는 것이 제안되었다. 히트싱크는 이들 패키지의 열적 및 전력 성능의 요건을 관리하기 위해 사용되었지만, 열팽창 계수의 불일치는 여전히 남아있다. 따라서, 비록 열 누적이 감소된다 할지라도, 응력 및 균열(cracking)로 인한 칩내의 기계적인 파손은 여전히 존재한다.
마침내, 상기 문제점에 대한 몇몇 부분적인 해결책이 제시되었다. 한가지 해결책은 열팽창 계수의 불일치를 완화시키기 위한 분리 접속 시스템(separate connection system)을 제공하는 것이었다. 이러한 접속 시스템은 가요성(flex) 케이블 또는 소켓을 포함한다. 종래의 대부분의 해결책은 칩과 인쇄 회로 기판 사이에 소정 유형의 계면(interface)을 사용하였다. 그 계면용 재료는 칩과 기판 양자의 열팽창 계수 범위내의 중간 열팽창 계수를 갖도록 선택되었다.
따라서, 도 1a는 와이어본드 볼 그리드 어레이 패키지를 도시한 것으로, 베이스플레이트(10)(17 ppm/℃의 열팽창 계수)는 인쇄 회로 기판(20)(20 내지 25 ppm/℃의 열팽창 계수)의 열팽창 계수에 근접한 열팽창 계수를 갖도록 제공된다. 칩(30)은 약 2 ppm/℃의 열팽창 계수를 갖는다. 따라서, 베이스플레이트(10)는 인쇄 회로 기판(20)과 칩(30)에 대해 중간 일치를 제공한다. 베이스플레이트(10)는 인쇄 회로 기판과 일치하도록 근접하는 것이 중요한데, 이는 열로 인해 발생된 응력이 직접적으로 불일치된 계면의 전체 크기에 따라 증가하기 때문이다. 이러한 형태의 구조에 대해, BGA 어레이의 전체 크기는 항상 칩의 크기보다 크다. 더욱이, 와이어본드 상호접속부(26)는 접착제(36)가 칩을 베이스플레이트에 접속하기 때문에 다소 유연하다. 또한, 도 1a에는 베이스플레이트(10)의 표면상의 회로(도 1a에 도시않됨)를 인쇄 회로 기판(20)에 접속하는 솔더 볼(solder balls)(22)과, 칩(30)을 밀봉하는 성형 화합물 또는 캡슐재(encapsulant)(24)가 도시되어 있다.
도 1b는 C4 플립 칩 BGA 패키지를 도시한 것으로, 칩(30)(약 2 ppm/℃)은 C4 솔더 볼(42)을 사용하여 베이스플레이트(10)에 접속되어 있다. C4 상호접속부는 캡슐재(36)로 보강되어 있다. C4 상호접속부는 베이스플레이트(10)상의 회로(도시되지 않음)와 더불어 BGA 볼(22)과 접속된다. BGA 볼(22)은 인쇄 회로 기판(20)에 접속된다. 이러한 유형의 패키지는 도 1a에 도시된 것보다 밀집한 상호접속부를 제공하지만, C4 접속부는 와이어본드 접속부보다 덜 유연하며, 그에 따라 칩(30)과 베이스플레이트(10)사이의 열팽창 계수에 있어서 보다 근접한 일치를 필요로 한다.
도 1a 및 도 1b에 도시된 부분적인 해결책은 각종 부품사이에 열팽창 계수의 최선의 가능한 타협을 제공하도록 최적화 될 수 있다. 그러나, 패키지의 온도가 작동 동안에 증가할 때, 인쇄 회로 기판(20)은 가장 많이 팽창하고, 칩(30)은 가장 적게 팽창하며, 베이스플레이트(10)는 어느정도의 중간 값으로 팽창한다. 베이스플레이트(10)가 열응력을 감소시키기 위해 중간 정도 팽창하는 것으로 의도되어 있지만, 열응력은 제거되지 않는다. BGA 상호접속부의 어레이 크기가 커지고 그리고 칩의 크기가 증가함에 따라, 열팽창 계수의 불일치는 더욱 더 문제로 되어, 신뢰성 및 성능 문제를 야기한다.
다른 제안된 해결책은 z 평면(z는 두께임)에서 변하는 열팽창 계수를 갖는 캐리어를 구비하는 것이다. 이러한 제안된 해결책은 베이스플레이트의 한 측면상의 칩의 열팽창 계수와 베이스플레이트의 다른 측면상의 인쇄 회로 기판의 열팽창 계수를 일치시키는 것이다. 그러나, 이러한 층형 베이스플레이트는 처리 공정중에 굽힘(뒤틀림)(warping)을 발생시키는데, 이는 각각의 층이 상이한 비율로 팽창하기 때문이다. 따라서, BGA 및 C4의 볼 전단(ball shear) 및 칩 균열을 방지하는 문제는 미해결 상태로 남아있다.
다른 변형예는 충분한 보상 평면 및 칩 캡슐을 포함한다. 그러나, 이들 다른 변형예는 칩 캐리어의 크기를 제한하는 경향이 있다. 또 다른 제안된 해결책은 INVAR(INVAR는 36％의 니켈을 함유한 강 합금과 관련하여 사용되는 Creusot-Loire의 등록상표임) 또는 수정과 같은 낮은 열팽창 계수의 재료를 적층체내에 결합시키는 것이다. 그러나, 전체의 열팽창 계수가 상당히 낮아지는 경우, 볼 그리드 어레이(BGA)의 파손이 발생한다. 또한, 열팽창 계수가 충분히 낮아지지 않는 경우에도, 칩의 균열 및 C4의 파손이 발생할 수 있다. 따라서, 이러한 제안된 해결책도 결점을 가지며, 칩 패키지에 대해 열 사이클링 동안 불일치된 팽창에 의해 야기된 응력을 제거할 필요가 남아 있다.
종래의 집적 회로 칩 패키지의 열팽창 계수 단점을 해결하기 위해, 새로운 집적 회로 칩 패키지가 제공된다. 본 발명의 목적은 칩과 캐리어 사이 및 캐리어와 인쇄 회로 기판 사이의 개선된 열팽창 계수의 일치를 갖는 패키지를 제공하는 것이다.
본 발명의 연관된 목적은 볼 그리드 어레이(BGA)의 응용에 있어서 이들 열팽창 계수의 일치를 개선하는 것이다.
본 발명의 다른 목적은 칩 또는 칩 캐리어의 크기를 제한하는 일 없이 열응력 및 이의 결과로서 생기는 단점을 감소시키는데 있다.
본 발명의 또 다른 목적은 굽힘(뒤틀림)을 최소화하는 패키지를 제공하는 것이다.
본 발명의 상기 및 다른 목적을 달성하기 위해, 본 발명은 칩 캐리어가 x-y 평면에서 상이한 열팽창 계수를 갖는 일체형 부품인 집적 회로 칩 패키지를 제공한다. 이 캐리어는 2개의 주요 영역을 갖는다. 제 1 영역은 반도체 칩과 대략 동일한 열팽창 계수를 갖는 코어 영역이다. 이 영역은 반도체 칩과 대략 동일한 크기로 되고, 효과적으로 칩 풋프린트가 된다. 제 2 영역은 x-y 평면에서 코어 영역을 둘러싸며, 인쇄 회로 기판과 대략 동일한 열팽창 계수를 갖는다. 열팽창 계수는 x-y 평면으로 변화하지만, 종래의 몇몇 층형 캐리어에서 처럼 z 평면으로 변하지 않기 때문에, 굽힘이 최소화된다. 코어 영역은 5ppm/℃보다 작은 열팽창 계수를 가지며, INVAR 또는 필요한 특성을 제공하는 임의의 다른 연관된 재료로 구성된다. 주변 영역은 구리 또는 적절한 유사한 금속이며, 15 내지 25 ppm/℃의 열팽창 계수를 갖거나 또는 달리 인쇄 회로 기판 적층체(laminate)를 갖는다.
전술한 일반적인 설명 및 다음의 상세한 설명은 예시적인 것이며, 본 발명을 제한하는 것이 아님을 이해하여야 한다.
도 1a는 종래 기술에 따른 칩 패키지의 단면도,
도 1b는 종래 기술에 따른 다른 칩 패키지의 단면도,
도 2는 칩이 제어된 붕괴 칩 커넥터(C4)의 상호 접속부를 통해 베이스플레이트(baseplate)에 장착되는 본 발명에 따른 칩 패키지의 단면도,
도 3a는 칩이 와이어 본딩을 통해 베이스플레이트내의 캐비티에 장착되는 본 발명에 따른 칩 패키지의 단면도,
도 3b는 칩이 와이어 본딩을 통해 불연속적인 베이스플레이트내의 캐비티에 장착되는 본 발명에 따른 칩 패키지의 단면도,
도 4는 제어된 전이 영역이 제공되는 본 발명의 다른 실시예의 단면도,
도 5는 볼 그리드 어레이(BGA)와 베이스플레이트를 분리하는 절연층이 존재하는 본 발명에 따른 칩 패키지의 단면도,
도 6은 적층 칩 캐리어가 칩과 인쇄 회로 기판 사이에 설치되는 본 발명의 다른 실시예의 단면도,
도 7은 낮은 열팽창의 재료가 유기 캐리어내에 배치되는 본 발명의 다른 실시예의 단면도.
도면의 주요부분에 대한 부호의 설명
200, 310, 410, 510 : 베이스플레이트
210, 340, 440, 540, 640, 740 : 보강재
220, 360, 460, 560, 620, 720 : 인쇄 회로 기판
230, 320, 420, 520, 630, 730 : 반도체 칩
240, 525, 631-634 : C4 상호접속부
250, 350, 450, 550, 612, 711-714 : 볼 그리드 어레이 솔더 볼
300, 400, 500 : 캐비티 505 : 절연층
515 : 회로 라인
602, 701-704 : 볼 그리드 어레이 접점 패드
610, 710 : 캐리어
본 발명은 첨부된 도면과 관련하여 하기의 상세한 설명을 참조하면 잘 이해할 수 있을 것이다. 통상의 실무에 따라, 도면의 여러 특징부는 일정 비율로 도시되지 않았다. 반대로, 여러 특징부의 치수는 명료성을 위해 임의로 확대되거나 또는 축소되어 있다.
본 발명은 열팽창의 평면 변화를 갖는 베이스플레이트를 사용한다. 특히, 베이스플레이트는 칩 아래에서는 저팽창(low expansion)(＜ 5ppm/℃)을 가지며, 칩과 떨어져서는 고팽창(high expansion)(약 17ppm/℃)을 갖는다. 이러한 캐리어의 저팽창 영역은 후방 본딩된 칩(back bonded chips)의 본드라인(bondline)에서의 응력을 최소화하며, 또한 C4 볼(볼 전단)상의 전단 응력을 최소화하고 그리고 칩의 균열을 방지한다. 고팽창 영역은 인쇄 회로 기판에 대한 접속부에서 BGA 솔더 볼상의 응력을 최소화 한다.
도 2는 본 발명의 일 실시예를 도시하는 단면도이다. 이 도면은 열팽창의 x-y 평면 변화가 각기 상이한 열팽창 계수를 갖는 2개의 금속으로 구성된 베이스플레이트를 사용함으로써 달성되는 것을 도시한다. 도 2에서, 베이스플레이트(200)는 약 17 ppm/℃의 열팽창 계수를 갖는 구리이다. 인쇄 회로 기판(220)은 15 내지 25 ppm/℃의 열팽창 계수를 갖는다. 반도체 칩(230)은 약 2 ppm/℃의 열팽창 계수를 갖는다. 베이스플레이트(200)는 5 ppm/℃보다 작은, 전형적으로 약 3 ppm/℃보다 작은 열팽창 계수를 갖는 단편(piece)의 INVAR 재료(210)에 의해 칩(230) 바로 위의 베이스플레이트(200)의 코어 영역내에만 보강된다. INVAR 보강재(210)는 반도체 칩(230)의 열팽창 계수에 근접하는 열팽창 계수를 가지며, 일체형의 베이스플레이트(200)와 보강재(210)의 복합 열팽창 계수를 낮추고 또한 열 사이클링 동안 베이스플레이트(200)가 코어 영역에서 이동하는 것을 억제하며, 따라서 C4 상호접속부(240)상의 응력을 방지한다. INVAR 보강재(210)는 서로의 계면을 따라서 연속적으로 베이스플레이트(200)와 접촉하고 그리고 일체형 캐리어를 형성한다. 따라서, 전이 영역이외에는 z축을 따라서 열팽창 계수의 변화가 없다.
BGA 솔더 볼(250)이 베이스플레이트(200)와 인쇄 회로 기판(220)을 접속하는 위치, 즉 베이스플레이트(200)상의 반도체 칩(230)의 풋프린트로부터 떨어져 있는 위치에서는, 베이스플레이트(200)는 열 사이클링 동안 반도체 칩(230)상에 또는 그의 장착 부품상에 응력을 가하지 않고 자유롭게 팽창 및 수축을 한다. 보강재(210)가 없는 베이스플레이트(200)의 주변부상에서는, 베이스플레이트(200)의 열팽창 계수는 인쇄 회로 기판(220)의 열팽창 계수에 근접한다. 단차 또는 경사진 전이부는 코어 영역으로부터 둘레의 주변 영역으로 존재할 수도 있으며, 이 곳에서 열팽창 계수는 코어 영역의 열팽창 계수와 둘레의 주변 영역의 열팽창 계수 사이에서 변화한다. 칩(230) 및 C4 상호접속부(240)[전형적으로, 0.05㎜ 내지 0.15㎜ (2 내지 6 mils)의 직경을 갖는 솔더 볼]는 칩(230) 및 C4 상호접속부(240)용 캡슐화 재료로서 작용하는 성형 화합물(260)에 의해 둘러싸인다. 성형 화합물(260)은 C4 상호접속부(240)의 열팽창 계수와 거의 일치하는 약 20 내지 25 ppm/℃의 열팽창 계수를 갖는다. C4 볼로부터 솔더 볼로 팬아웃(fan out)을 제공하는 회로 패턴은 도시되지 않았으며, 인쇄 회로 기판상의 회로 패턴도 도시되지 않았다.
본 발명의 부가적인 장점은 열 사이클링 동안 굽힘(뒤틀림)에 관한 것이다. INVAR 층이 z축에 대해 대칭적으로 결합될 수 있기 때문에(도 2에 도시되지 않음), 온도 변동중에 어떠한 굽힘도 발생하지 않을 것이다. 그 결과, 반도체 칩(230)과 인쇄 회로 기판(220)의 열팽창 계수간의 어떠한 타협도 필요하지 않기 때문에, 이 캐리어는 향상된 신뢰성을 나타낼 것이다.
본 발명은 베이스플레이트(200)상의 회로와 칩(230)간의 상호접속이 와이어 본드(도 1에 도시됨) 또는 C4 기술(도 2에 도시됨)을 사용하여 이루어지든 간에 동일하게 잘 적용된다. C4 상호접속은 부품의 배치 밀도를 크게 할 수 있는 장점이 있지만, 와이어 본드 상호접속보다는 큰 열팽창 불일치 문제를 나타낸다.
도 3a는 본 발명의 다른 실시예를 도시한 것이다. 캐비티(cavity)(300)가 베이스플레이트(310) 내에 제공되어 있다. 캐비티(300)는 칩(320) 및 오버몰드(overmold)(330)를 위한 증가된 영역을 제공한다. 이러한 증가된 영역은 중요한데, 이것은 칩(320)이 베이스플레이트(310)로부터 너무 멀리 떨어져 인쇄 회로 기판(360)쪽으로 연장되어서는 않되기 때문이다. 칩(320), 와이어본드 및 오버몰드는 기판에 대한 BGA 솔더 접속부의 간섭으로 인해 인쇄 회로 기판(360)과 접촉할 수 없다. 또한, 칩(320)은 둘러싸는 베이스플레이트(310)와 동일한 평면에 있는 것이 바람직하다. 캐비티(300)는 칩(320)과 접착제 층(390)을 위한 필요한 공간을 제공함과 아울러, 칩(320)의 평면 배치를 가능하게 한다. 캐비티(300)는 또한 세정을 위한 넓은 간격을 제공하기 때문에 조립을 용이하게 한다.
캐비티(300)는 캐리어내로 에칭될 수 있다. 다른 예로, 베이스플레이트(310)는 그 베이스플레이트를 변형하여 캐비티(300)를 형성하도록 스탬핑되거나 또는 주조(coined)될 수 있다. 스탬핑 또는 주조 기법에 의한 그 결과는 도 3a에 도시되어 있다. 베이스플레이트(310)는 연속적이며, 또 INVAR 보강재(340)에 의해 칩(320)의 풋프린트의 영역내에 구속되어 있다. 또한, 도 3a는 칩(320)이 와이어 본딩[와이어(370, 380)]을 사용하여 베이스플레이트(310)상의 회로에 접속되고 그리고 접착제층(390)상에 장착되는 실시예를 도시한다. BGA 솔더 볼(350)은 베이스플레이트(310)를 인쇄 회로 기판(360)에 접속한다.
도 3b는 캐비티(300)를 형성하도록 에칭되어 있는 베이스플레이트(310)를 도시한 것이다. 베이스플레이트(310)는 연속적이지 않다. 오히려, 도 3b의 실시예에 있어서, 캐비티(300)는 INVAR 보강재(340)에 의해 대부분의 내부 표면이 덮여 있다. 칩(320)의 풋프린트에서 동일한 낮은 열팽창 계수의 영역이 이 실시예에서 달성된다.
당업자가 본 발명을 활용할 때에 부가적인 고려 사항이 있다. 예를 들면, 캐리어를 개발함에 있어서, 전이 영역에서의 응력 집중은 INVAR 보강재를 경사지게 함으로써 또는 INVAR 재료의 핑거(fingers)를 칩의 풋프린트 영역에서 베이스플레이트내로 돌출시키는 것에 의하여 잘 회피될 수도 있다. 이러한 구조중 하나가 도 4에 도시되어 있다.
도 4에 있어서, 캐비티(400)는 베이스플레이트(410)내에 제공되어 있다. 캐비티(400)는 칩(420) 및 오버몰드(430)를 위한 증가된 영역을 제공한다. BGA 솔더 볼(450)은 베이스플레이트(410)를 인쇄 회로 기판(460)에 접속한다. 와이어(470, 480)는 칩(420)을 베이스플레이트(410)상의 회로에 접속하며, 칩(420)은 접착체층(490)상에 장착된다. INVAR 보강재(440)는 칩(420)의 풋프린트의 코어 영역과 주변 영역 사이의 전이 영역에서 경사진다. 따라서 전술한 실시예에서 코어 영역으로부터 둘레의 주변 영역으로 존재하는 단차 전이부(step transition)와는 달리, 도 4에 도시된 실시예의 경우, 열팽창 계수는 코어 영역의 열팽창 계수와 주변 영역의 열팽창 계수 사이에서 완만하게 변화한다.
도 5는 본 발명의 또 다른 실시예를 도시한 것이다. 이 도면에는 베이스플레이트(510)의 표면상에 회로 라인(515)이 도시되어 있다. 회로 라인(515)은 전형적으로 구리-크롬 복합물로 만들어 진다. 절연층(505)이 베이스플레이트(510)와 회로 라인(515)사이에 배치된다. 폴리이미드 또는 다른 유사한 재료가 절연층(505)용으로 사용될 수도 있다. 캐비티(500)는 칩(520) 및 언더필(underfill)(530) 또는 오버몰드(535)를 위한 증가된 영역을 제공한다. BGA 솔더 볼(550)은 베이스플레이트(510)를 인쇄 회로 기판(560)에 접속한다. INVAR 보강재(540)는 칩(520)의 풋프린트의 코어 영역내에 배치된다. C4 상호접속부(525)(전형적으로 솔더 볼)는 회로 라인(515)을 칩(520)에 접속한다. ED-레지스트(ED-resist)와 관련하여 레이저 배향 기록 장치를 사용함으로써, 캐비티(500)의 경사진 단차부위에 회로화를 달성하여 C4 장착된 칩(520)에 대한 에스케이프 패턴(escape pattern)을 제공할 수 있다.
도 6은 본 발명의 또 다른 실시예를 도시한 것이다. 이 실시예에 있어서, 적층 칩 캐리어(laminate chip carrier)(610)가 인쇄 회로 기판(620)과 칩(630) 사이에 배치된다. 더욱이, 적층 칩 캐리어(610) 및 인쇄 회로 기판(620)은 칩(630)의 동일한 측면에 있다. 또한, INVAR 보강재(640)는 적층 칩 캐리어(610)내에 배치되어, 칩(630)의 풋프린트에 의해 규정된 근사 치수를 갖는 코어 영역을 형성한다. 또한, 도 6은 BGA 솔더 볼(612, 613)과 적층 칩 캐리어(610) 사이의 BGA 접점 패드(602, 603)를 도시한다. 유사하게, C4 상호접속 접점 패드(621, 622, 623, 624)는 각기 C4 상호접속부(631, 632, 633, 634)와 적층 칩 캐리어(610)사이에 배치된 것으로 도시되어 있다. INVAR 보강재(640)는 그의 에지상에서 경사져서 전이 영역을 형성하여, x-y 평면에서 변화하는 열팽창 제어를 제공할 수 있다. INVAR에 대한 다른 변형예로서, 열팽창 계수에 있어서 국부적인 감소를 제공하도록 실리카 직물을 사용할 수도 있다.
도 7은 본 발명의 또 다른 실시예를 도시한 것이다. 이 실시예에 있어서, INVAR 보강재(740)는 적층 칩 캐리어(710)내에 배치되며, 칩(730)은 적층 칩 캐리어(710)와 인쇄 회로 기판(720) 사이에 배치된다. BGA 접점 패드(701, 702, 703, 704)는 각기 BGA 솔더 볼(711, 712, 713, 714)과 적층 칩 캐리어(710) 사이에 배치되는 것으로 도시되어 있다. 도 7은 어떠한 내부 회로도 요구되지 않은 실시예를 도시한 것이다. 모든 회로는 BGA 접점 패드가 BGA 솔더 볼과 접촉하는 적층 칩 캐리어(710)의 표면상에 있을 수 있다. 또, INVAR 보강재(740)는 그의 에지상에서 경사져서 전이 영역을 형성하여, x-y 평면에서 변화하는 열팽창 제어를 제공할 수 있다. 적어도 하나의 층이 INVAR 보강재를 갖는 한, 도금된 관통구멍을 갖는 회로화된 코어를 사용하여 다층 인쇄 회로 기판을 형성하는 것이 가능하다.
INVAR 대신에 다른 재료를 사용하여 일체형 캐리어를 형성하고 그리고 열팽창 계수의 불일치를 제어할 수도 있다. 다른 재료의 몇가지 예는 폴리이미드 e-그래스(glass), 폴리이미드 수정, 수정, 아라미드, 몰리브덴, s-그래스, 액정 폴리머 및 이의 조합물을 포함한다. 예를 들면, 수정의 열팽창 계수는 약 5ppm/℃이다. 선택된 재료는 필요한 열팽창 계수의 요건을 만족시키고 그리고 베이스플레이트와의 연속적인 본드를 형성하여, 그에 따라 일체형 캐리어를 생성하여야 한다. 칩 바로 위의 베이스플레이트의 코어 영역에 있어서, 열팽창 계수는 전형적으로 기판으로서 사용되는 Al2O3(약 7ppm/℃)와 같은 세라믹의 열팽창 계수와 일치하도록 맞추어질 수 있다. 이러한 기판상의 대형 C4 칩의 신뢰성은 입증되었다.
칩 풋프린트의 영역을 초과하는 보강재 재료(수정, INVAR, 또는 이와 유사한 것)는 감소되거나 또는 완전히 제거된다. 외측의 주변 영역은 높은 DNP BGA 위치에 대응하며, 또한 인쇄 회로 기판과 일치될 수 있다. 고 열팽창 계수의 영역은 인쇄 회로 기판에 대한 접속부에서 BGA 솔더 볼상의 응력을 최소화한다. 열팽창 계수가 낮은 칩 바로 아래에 있어서, 볼 그리드 어레이는 중립 위치에 근접하며, 따라서 인쇄 회로 기판에 대한 불일치는 상당히 부적절하다. 캐리어의 저 열팽창 계수의 영역은 후방 본딩된 칩 및 C4 볼(볼 전단)의 본드라인에서의 응력과 칩의 균열을 야기할 수 있는 응력을 최소화한다. BGA의 응력이 캐리어의 저 열팽창 계수의 영역에서 과도하게 되는 경우, BGA의 그리드는 이 영역에서 감소될 수 있다.
본 발명이 일반적이고 각종 재료의 세트로 실시될 수 있다할 지라도, 제조의 2가지 특정한 공정을 설명하겠다. 제 1 제조 공정은 단편의 구리-INVAR-구리(copper-INVAR-copper : CIC)로 시작되거나, 또는 SILVARTM(니켈-철-코발트 합금) 또는 KOVARTM(연관된 합금)와 같은 다른 적당한 금속 복합물로 시작된다. 구리-INVAR-구리(CIC)는 표준 재료이며, 또한 단순히 INVAR 재료의 층의 각 측면상에 구리층을 갖는 층형 적층체이다. 캐리어는 한 구리층을 제거하고 또 칩 풋프린트 외측의 영역으로부터 INVAR 재료를 선택적으로 더 제거함으로써 형성된다. 그 결과, 캐리어는 내부 코어와 외측 주변부 사이에 전이 영역을 갖고서 x-y 평면에서만 열팽창 계수의 변화를 갖는다. 이러한 구조 기법은 표준 회로 기판 구조 기법에 따라 동일 캐리어내의 다수의 층에 사용될 수 있다. 유전체는 구리-INVAR-구리가 보다 얇은 경우의 영역을 충전하기 위해 필요하며[예를 들면, 미리천공된 프레프레그(prepunched prepreg)가 사용될 수도 있음], 이것은 본 발명에 의해 달성되는 x-y 평면의 열팽창 계수의 변화를 더욱 향상시킨다. 칩 아래의 비아(vias)는 구리-INVAR-구리내로 에칭(또는 천공)될 수 있다. 또한, 구멍의 그리드형 패턴을 사용하면 구리-INVAR-구리 블록의 팽창을 조절할 수도 있다.
다른 제조 공정은 직조 또는 부직조된 수정 유리 직물의 사전절단 편 또는 다른 저 열팽창 계수의 보강재를 칩 바로 아래의 풋프린트 영역에 결합하는 것이다. 재료의 이러한 부가적인 층은 에폭시로 함침될 수 있으며, 또는 에폭시에 대해 인접한 프레프레그에 의존할 수도 있다. 이러한 풋프린트 영역의 외측에 통상의 e-그래스 프레프레그가 사용될 수 있다. 수정 삽입물과 일치하도록 유리 프레프레그내에 대응 구멍을 절단하는 것이 필요할 수도 있거나 또는 필요하지 않을 수도 있다. 당업자는 최종 열팽창 계수의 설계 변수에 기초하여 이러한 것을 결정할 수 있다.
본 발명이 어떤 특정한 실시예를 참조하여 도시되고 기술되었지만, 본 발명은 도시된 사항에 한정되는 것으로 의도되어 있지 않다. 세부사항에 있어서 각종 변형이 본 발명의 범위 및 정신을 벗어나지 않고 이루어 질 수 있다.
본 발명의 집적 회로 칩 패키지는 집적 칩 캐리어가 x-y 평면에서 상이한 열팽창 계수를 갖는 것에 의하여, 굽힘(뒤틀림)이 최소화 되며, 또한 칩 패키지 부품 및 솔더 접합부상의 열응력 유도 피로를 방지할 수 있다.

Claims (19)

  1. 집적 회로 칩 패키지에 있어서,
    ① 열팽창 계수를 갖는 인쇄 회로 기판과,
    ② 풋프린트(footprint) 및 열팽창 계수를 갖는 반도체 칩과,
    ③ 집적 칩 캐리어 적층체(integrated chip carrier laminate)를 포함하되,
    상기 집적 칩 캐리어 적층체는
    ⓐ x-y 평면에서 평행한 상부 및 하부 표면과,
    ⓑ z 평면의 두께와,
    ⓒ 회로 라인과,
    ⓓ 상기 반도체 칩의 상기 풋프린트에 의해 규정되고, 상기 반도체 칩에 인접하여 배치되며, 또한 상기 반도체 칩의 상기 열팽창 계수와 대략 동일한 열팽창 계수를 갖는 보강재(reinforcement)를 구비한 코어 영역과,
    ⓔ 상기 반도체 칩과 떨어진 영역의 x-y 평면에서 상기 코어 영역을 둘러싸며, 상기 코어 영역의 상기 열팽창 계수보다 큰 열팽창 계수를 갖는 주변 영역을 포함하며,
    상기 반도체 칩은 상기 회로 라인과 접촉하는
    집적 회로 칩 패키지.
  2. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 스틸/니켈 합금 재료 및 구리로 구성되는
    집적 회로 칩 패키지.
  3. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 상기 반도체 칩과 대략 동일한 x-y 평면의 치수를 가지며, 상기 코어 영역은 상기 반도체 칩의 바로 아래에 배치되는
    집적 회로 칩 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 칩은 상기 회로 라인에 와이어 본딩되는
    집적 회로 칩 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩은 플립 칩 상호접속부를 사용하여 상기 회로 라인에 접속되는
    집적 회로 칩 패키지.
  6. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 z 평면에서 상기 인쇄 회로 기판으로부터 상기 주변 영역보다 더 멀리 위치하며, 상기 반도체 칩은 상기 코어 영역내의 캐비티(cavity) 아래에 위치하는
    집적 회로 칩 패키지.
  7. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 수정, 폴리이미드 e-그래스, 폴리이미드 수정, 아라미드, 몰리브덴, s-그래스, 액정 폴리머 및 그의 조합물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료로 구성되는
    집적 회로 칩 패키지.
  8. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체는 상기 회로 라인이 부착되는 절연층을 더 포함하는
    집적 회로 칩 패키지.
  9. 제 1 항에 있어서,
    상기집적 칩 캐리어 접층체의 상기 코어 영역과 상기 주변 영역 사이의 전이부는 단차부(step)로 되어 있는
    집적 회로 칩 패키지.
  10. 제 1 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역과 상기 주변 영역 사이의 전이부는 완만하게 되어 있는
    집적 회로 칩 패키지.
  11. 제 1 항에 있어서,
    상기 코어 영역은 상기 주변 영역내로 연장되고, 그 두께는 z 평면으로 감소하는
    집적 회로 칩 패키지.
  12. 제 1 항에 있어서,
    상기 코어 영역은 z 평면에서 상기 주변 영역에 의해 둘러싸이는
    집적 회로 칩 패키지.
  13. 집적 회로 칩 패키지에 있어서,
    ① 열팽창 계수를 갖는 인쇄 회로 기판과,
    ② 풋프린트 및 열팽창 계수를 갖는 반도체 칩과,
    ③ 집적 칩 캐리어 적층체를 포함하되,
    상기 집적 칩 캐리어 적층체는
    ⓐ x-y 평면에서 평행한 상부 및 하부 표면과,
    ⓑ z 평면의 두께와,
    ⓒ 회로 라인과,
    ⓓ 상기 반도체 칩의 상기 풋프린트에 의해 규정되고, 상기 반도체 칩의 바로 아래에 배치되며, 또한 상기 반도체 칩의 상기 열팽창 계수와 대략 동일한 열팽창 계수를 갖는 보강재를 구비한 코어 영역과,
    ⓔ 상기 반도체 칩과 떨어진 영역의 x-y 평면에서 상기 코어 영역을 둘러싸며, 상기 코어 영역의 상기 열팽창 계수보다 큰 열팽창 계수를 갖는 주변 영역을 포함하며,
    상기 반도체 칩은 상기 회로 라인과 접촉하고, 플립 칩 상호접속부를 사용하여 상기 집적 칩 캐리어 적층체에 장착되는
    집적 회로 칩 패키지.
  14. 제 13 항에 있어서,
    상기 코어 영역은 z 평면에서 상기 주변 영역에 의해 둘러싸이는
    집적 회로 칩 패키지.
  15. 제 13 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 스틸/니켈 합금 재료 및 구리로 구성되는
    집적 회로 칩 패키지.
  16. 제 13 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역은 수정, 폴리이미드 e-그래스, 폴리이미드 수정, 아라미드, 몰리브덴, s-그래스, 액정 폴리머 및 그의 조합물로 이루어진 그룹으로부터 선택된 적어도 하나의 재료로 구성되는
    집적 회로 칩 패키지.
  17. 제 13 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역과 상기 주변 영역 사이의 전이부는 단차부로 되어 있는
    집적 회로 칩 패키지.
  18. 제 13 항에 있어서,
    상기 집적 칩 캐리어 적층체의 상기 코어 영역과 상기 주변 영역 사이의 전이부는 완만하게 되어 있는
    집적 회로 칩 패키지.
  19. 제 13 항에 있어서,
    상기 코어 영역은 상기 주변 영역내로 연장되고, 그 두께는 z 평면으로 감소하는
    집적 회로 칩 패키지.
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