JPH0810826B2 - 受信機 - Google Patents
受信機Info
- Publication number
- JPH0810826B2 JPH0810826B2 JP61214745A JP21474586A JPH0810826B2 JP H0810826 B2 JPH0810826 B2 JP H0810826B2 JP 61214745 A JP61214745 A JP 61214745A JP 21474586 A JP21474586 A JP 21474586A JP H0810826 B2 JPH0810826 B2 JP H0810826B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- digital
- output
- carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔概要〕 レーダ装置等に用いられ、受信パルス信号の搬送波と
同じ周波数の連続波を発生して出力するトラッキングオ
シレータの機能を備えた受信機であって、前記受信機に
入力パルス信号の一定数のアナログ搬送波信号をディジ
タル信号に変換するA/D変換器と、該A/D変換器が出力す
るディジタル信号を書き込み読み出す記憶部と、該記憶
部へディジタル信号を書き込んだ後に該ディジタル信号
を繰り返し読み出す制御をする書込み読出し制御手段
と、前記記憶部から読み出したディジタル信号をアナロ
グ信号に変換するD/A変換を行うと共に、該アナログ信
号に変換した出力信号の間の位相が整合された連続波と
なるように前記書込み読出し制御手段の中の読み出しの
みのタイミングを調整する位相整合手段とを備える様に
構成する。
同じ周波数の連続波を発生して出力するトラッキングオ
シレータの機能を備えた受信機であって、前記受信機に
入力パルス信号の一定数のアナログ搬送波信号をディジ
タル信号に変換するA/D変換器と、該A/D変換器が出力す
るディジタル信号を書き込み読み出す記憶部と、該記憶
部へディジタル信号を書き込んだ後に該ディジタル信号
を繰り返し読み出す制御をする書込み読出し制御手段
と、前記記憶部から読み出したディジタル信号をアナロ
グ信号に変換するD/A変換を行うと共に、該アナログ信
号に変換した出力信号の間の位相が整合された連続波と
なるように前記書込み読出し制御手段の中の読み出しの
みのタイミングを調整する位相整合手段とを備える様に
構成する。
本発明はレーダ装置等に用いられ、受信したパルス信
号の搬送波と同じ周波数の連続波を発生して出力するト
ラッキングオシレータ機能を備えた受信機に関するもの
である。
号の搬送波と同じ周波数の連続波を発生して出力するト
ラッキングオシレータ機能を備えた受信機に関するもの
である。
レーダ装置等に用いられたトラッキングオシレータ機
能を備えた受信機は、相手レーダから発射されたマイク
ロ波周波数の極く短時間のパルス信号を受信し、該受信
パルス信号の搬送波と同じ周波数の連続波（CW）を作成
して、例えば相手側へ妨害波として送信する様になって
いる。此の様な受信機では、その出力として作成される
連続波（CW）は、其の信号対雑音比が良く且つスペクト
ラムの連続性が良いことが要望されている。
能を備えた受信機は、相手レーダから発射されたマイク
ロ波周波数の極く短時間のパルス信号を受信し、該受信
パルス信号の搬送波と同じ周波数の連続波（CW）を作成
して、例えば相手側へ妨害波として送信する様になって
いる。此の様な受信機では、その出力として作成される
連続波（CW）は、其の信号対雑音比が良く且つスペクト
ラムの連続性が良いことが要望されている。
第４図は従来の受信機のブロック図、第５図（ａ）〜
（ｃ）は従来の受信機の信号波形図を示している。
（ｃ）は従来の受信機の信号波形図を示している。
第４図において、従来の受信機は、受信アンテナ４で
受信した一定時間τだけ高周波搬送波が存続するパルス
信号を受信増幅器１で増幅するとともに、其の増幅出力
を前記パルス記号の搬送波の存続時間τに等しい時間τ
だけ遅延させる超音波ディレイ回路２を通して、その一
定のτ時間後はスイッチ18で受信アンテナ４との接続を
断とし、その代わりに超音波ディレイ回路２の出力信号
を受信増幅器１の入力に接続して、スイッチ18と受信増
幅器１と超音波ディレイ回路２とでフィードバックのル
ープ回路を形成している。
受信した一定時間τだけ高周波搬送波が存続するパルス
信号を受信増幅器１で増幅するとともに、其の増幅出力
を前記パルス記号の搬送波の存続時間τに等しい時間τ
だけ遅延させる超音波ディレイ回路２を通して、その一
定のτ時間後はスイッチ18で受信アンテナ４との接続を
断とし、その代わりに超音波ディレイ回路２の出力信号
を受信増幅器１の入力に接続して、スイッチ18と受信増
幅器１と超音波ディレイ回路２とでフィードバックのル
ープ回路を形成している。
その動作を第５図（ａ）〜（ｃ）を参照して説明す
る。動作説明を容易とするため、受信アンテナ４で受信
されるパルス信号は、例えば第５図（ａ）に示すよう
に、パルス幅τが１μｓで、キャリヤが１〜ｍの波形で
形成され、その繰り返し周期はＴ（周期Ｔ＞パルス幅
τ）となっている。
る。動作説明を容易とするため、受信アンテナ４で受信
されるパルス信号は、例えば第５図（ａ）に示すよう
に、パルス幅τが１μｓで、キャリヤが１〜ｍの波形で
形成され、その繰り返し周期はＴ（周期Ｔ＞パルス幅
τ）となっている。
第５図（ａ）のパルス信号は受信増幅器１で後述する
超音波ディレイ回路２の減衰量と同量だけ増幅されて超
音波ディレイ回路２に入力される。
超音波ディレイ回路２の減衰量と同量だけ増幅されて超
音波ディレイ回路２に入力される。
超音波ディレイ回路２は、受信増幅器１の出力パルス
信号のパルス幅τ分だけ遅延して受信増幅器１にフイー
ドバックする。
信号のパルス幅τ分だけ遅延して受信増幅器１にフイー
ドバックする。
このように、超音波ディレイ回路２は、受信増幅器１
の出力パルス信号をパルス幅τ分だけ遅延してフイード
バックする動作を繰り返すことによって、第５図（ｂ）
に示すように、キャリヤ１〜ｍに続いて一巡目の１〜m,
更に２巡目のフイードバック分のキャリヤ１〜ｍが連続
して形成され、入力パルス信号と同一キャリヤ周波数
で、且つ同一レベルの連続波が作成される。
の出力パルス信号をパルス幅τ分だけ遅延してフイード
バックする動作を繰り返すことによって、第５図（ｂ）
に示すように、キャリヤ１〜ｍに続いて一巡目の１〜m,
更に２巡目のフイードバック分のキャリヤ１〜ｍが連続
して形成され、入力パルス信号と同一キャリヤ周波数
で、且つ同一レベルの連続波が作成される。
この受信増幅器１より出力される連続波は、受信機と
対に設けられた送信機３で例えば擬似のパルス信号に変
調し、送信アンテナ５を介して受信パルス信号を発射し
た相手側に向けて送信される。
対に設けられた送信機３で例えば擬似のパルス信号に変
調し、送信アンテナ５を介して受信パルス信号を発射し
た相手側に向けて送信される。
上記の受信機においては、受信増幅器１の出力パルス
信号を超音波ディレイ回路２を介して繰り返しフイード
バックして連続波を作成するため、フイードバックする
パルス信号に受信増幅器１および超音波ディレイ回路２
で発生するノイズが重畳され、フイードバック毎に出力
の連続波の信号対雑音比が劣化する。
信号を超音波ディレイ回路２を介して繰り返しフイード
バックして連続波を作成するため、フイードバックする
パルス信号に受信増幅器１および超音波ディレイ回路２
で発生するノイズが重畳され、フイードバック毎に出力
の連続波の信号対雑音比が劣化する。
また、第５図（ｃ）に示すように、キャリヤの最後の
信号（ｍ）と、次に、フイードバックされた最初の信号
（１）との位相が整合されず、位相差Δｔ（時間領域に
変換した位相ずれで、以下０から±180度までの信号位
相ずれをこのΔｔで表す）を発生する。
信号（ｍ）と、次に、フイードバックされた最初の信号
（１）との位相が整合されず、位相差Δｔ（時間領域に
変換した位相ずれで、以下０から±180度までの信号位
相ずれをこのΔｔで表す）を発生する。
この位相差Δｔが多い程、連続波のスペクトラムが分
散するため、相手側の受信機では受信帯域外となって識
別効果が低下する。
散するため、相手側の受信機では受信帯域外となって識
別効果が低下する。
本発明はこのような点に鑑みて創作されたもので、出
力の連続波の信号対雑音比が良く、且つ繰り返し読み出
される出力信号の位相が連続して整合している受信機を
提供することを目的としている。
力の連続波の信号対雑音比が良く、且つ繰り返し読み出
される出力信号の位相が連続して整合している受信機を
提供することを目的としている。
第１図は本発明の受信機の原理ブロック図であり、高
周波数の搬送波が一定時間だけ持続するパルス信号を受
信し、該受信パルス信号に同期して前記搬送波と同一周
波数の連続波を発生し出力する受信機において、前記受
信機に、前記受信パルス信号の一定数ｍのアナログの搬
送波信号をディジタル信号に変換するアナログ−ディジ
タル変換器９と、該アナログ−ディジタル変換器が出力
するディジタル信号を書き込み読み出す記憶部６と、該
記憶部へ前記ディジタル信号を書き込んだ後に該ディジ
タル信号を繰り返し読み出す書込み読出し制御手段７
と、前記記憶部６から読み出したディジタル信号をアナ
ログ信号に変換するディジタル−アナログ変換を行うと
共に該アナログ信号に変換された出力信号の間の位相の
整合が取れた連続波となるように前記書き込み読出し制
御手段７の中の読み出しのみのタイミングを調整する位
相整合手段８とを備えるように構成する。
周波数の搬送波が一定時間だけ持続するパルス信号を受
信し、該受信パルス信号に同期して前記搬送波と同一周
波数の連続波を発生し出力する受信機において、前記受
信機に、前記受信パルス信号の一定数ｍのアナログの搬
送波信号をディジタル信号に変換するアナログ−ディジ
タル変換器９と、該アナログ−ディジタル変換器が出力
するディジタル信号を書き込み読み出す記憶部６と、該
記憶部へ前記ディジタル信号を書き込んだ後に該ディジ
タル信号を繰り返し読み出す書込み読出し制御手段７
と、前記記憶部６から読み出したディジタル信号をアナ
ログ信号に変換するディジタル−アナログ変換を行うと
共に該アナログ信号に変換された出力信号の間の位相の
整合が取れた連続波となるように前記書き込み読出し制
御手段７の中の読み出しのみのタイミングを調整する位
相整合手段８とを備えるように構成する。
書込み，読み出し制御手段７は、書込みおよび読み出
し制御信号を作成し、該書込み制御信号によって最初に
受信した受信パルス信号の一定数ｍのアナログの搬送波
（キャリア）をA/D変換したディジタルデータを記憶部
６の所定のアドレスへ書き込むように制御するととも
に、其の１受信パルス分のアナログの搬送波を変換した
ディジタルデータの書き込みが終わった時点で、読み出
し制御信号によって、其の書き込まれた１パルス分のデ
ータをクロック信号により順次読み出すことを繰り返し
て行い、D/A変換することにより、アナログの出力信号
として、受信パルス信号のキャリアの周波数と同じ周波
数の連続波を作成して出力する。
し制御信号を作成し、該書込み制御信号によって最初に
受信した受信パルス信号の一定数ｍのアナログの搬送波
（キャリア）をA/D変換したディジタルデータを記憶部
６の所定のアドレスへ書き込むように制御するととも
に、其の１受信パルス分のアナログの搬送波を変換した
ディジタルデータの書き込みが終わった時点で、読み出
し制御信号によって、其の書き込まれた１パルス分のデ
ータをクロック信号により順次読み出すことを繰り返し
て行い、D/A変換することにより、アナログの出力信号
として、受信パルス信号のキャリアの周波数と同じ周波
数の連続波を作成して出力する。
位相整合手段８は、記憶部６より読み出され一定数ｍ
の搬送波のデータをD/A変換したアナログ信号出力の間
の位相変化を検出し，該位相変化に対応して、前記書込
み読出し制御手段７の中の読出し制御手段による記憶部
６からのデータを読み出しタイミングを調整して,D/A変
換の出力信号間の位相変化を無くし連続性が得られるよ
うにする。本発明によれば、受信した１パルス分の搬送
波のデータを記憶部に格納した後，該格納した１パルス
分のデータを繰り返し読み出すことにより、受信パルス
信号の搬送波の周波数と同じ周波数の搬送波の連続波を
得ることが出来る。また、位相整合手段によって、記憶
部から繰り返し読み出されたデータをD/A変換したアナ
ログ信号の間の位相差を無くすることによって、出力信
号としてエネルギー分散の無い連続波信号が得られる。
の搬送波のデータをD/A変換したアナログ信号出力の間
の位相変化を検出し，該位相変化に対応して、前記書込
み読出し制御手段７の中の読出し制御手段による記憶部
６からのデータを読み出しタイミングを調整して,D/A変
換の出力信号間の位相変化を無くし連続性が得られるよ
うにする。本発明によれば、受信した１パルス分の搬送
波のデータを記憶部に格納した後，該格納した１パルス
分のデータを繰り返し読み出すことにより、受信パルス
信号の搬送波の周波数と同じ周波数の搬送波の連続波を
得ることが出来る。また、位相整合手段によって、記憶
部から繰り返し読み出されたデータをD/A変換したアナ
ログ信号の間の位相差を無くすることによって、出力信
号としてエネルギー分散の無い連続波信号が得られる。
第２図は本発明の一実施例の受信機のブロック図、第
３図（ａ）〜（ｆ）は一実施例の動作を説明するための
信号波形図を示している。
３図（ａ）〜（ｆ）は一実施例の動作を説明するための
信号波形図を示している。
第２図において、一実施例の受信機は、受信パルス信
号である一定数ｍのアナログの搬送波信号をディジタル
信号に変換するA/D変換器９と、A/D変換器９で変換され
たディジタル信号を格納する記憶部６とを備えている。
号である一定数ｍのアナログの搬送波信号をディジタル
信号に変換するA/D変換器９と、A/D変換器９で変換され
たディジタル信号を格納する記憶部６とを備えている。
また、A/D変換器９へのサンプリング用クロック制御
および記憶部６の書込みと読み出しとを制御する制御手
段７として、受信パルス信号を振幅検波する検波回路10
と、検波回路10の出力検波信号に同期して受信パルス信
号の搬送波信号の周波数f0の２倍以上の周波数（＞2
f0）を持ったクロック信号fc（＞2f0）を発生するクロ
ック信号発生回路11と、クロック信号発生回路11の出力
クロック信号によって受信パルス信号の電圧波形を１パ
ルス毎に記憶部６へ書込むとともに、記憶部６に書込ま
れた１パルス毎の電圧波形の読み出しを制御する書込
み，読み出し制御回路12およびスイッチ13とより構成し
ている。
および記憶部６の書込みと読み出しとを制御する制御手
段７として、受信パルス信号を振幅検波する検波回路10
と、検波回路10の出力検波信号に同期して受信パルス信
号の搬送波信号の周波数f0の２倍以上の周波数（＞2
f0）を持ったクロック信号fc（＞2f0）を発生するクロ
ック信号発生回路11と、クロック信号発生回路11の出力
クロック信号によって受信パルス信号の電圧波形を１パ
ルス毎に記憶部６へ書込むとともに、記憶部６に書込ま
れた１パルス毎の電圧波形の読み出しを制御する書込
み，読み出し制御回路12およびスイッチ13とより構成し
ている。
また、アナログ出力の連続波信号の位相整合手段８と
して、記憶部６より読み出されたディジタル号をアナロ
グ信号に変換するD/A変換器14と、D/A変換器14より出力
されるアナログ信号の各キャリアの位相差を検出するた
めの周波数弁別回路15、ピーク検出回路16と、検出され
たキャリヤ位相の変化量に対応して書込み，読み出し制
御回路12の毎パルス内読み出し終了タイミングを調整す
る読み出しタイミング設定回路17とより構成している。
して、記憶部６より読み出されたディジタル号をアナロ
グ信号に変換するD/A変換器14と、D/A変換器14より出力
されるアナログ信号の各キャリアの位相差を検出するた
めの周波数弁別回路15、ピーク検出回路16と、検出され
たキャリヤ位相の変化量に対応して書込み，読み出し制
御回路12の毎パルス内読み出し終了タイミングを調整す
る読み出しタイミング設定回路17とより構成している。
その動作を第３図（ａ）〜（ｆ）の信号波形図を参照
して説明する。
して説明する。
第３図（ａ）に示す、パルス幅τを有する最初の受信
パルス信号は検波回路10で検波され、第３図（ｂ）に示
す、幅τの矩形波信号に形成されてクロック信号発生回
路11に入力されクロック信号fcを発生するとともに、ス
イッチ13に供給され記憶部６へのデータの書き込みＷと
記憶部６からのデータの読み出しＲを切り換える。
パルス信号は検波回路10で検波され、第３図（ｂ）に示
す、幅τの矩形波信号に形成されてクロック信号発生回
路11に入力されクロック信号fcを発生するとともに、ス
イッチ13に供給され記憶部６へのデータの書き込みＷと
記憶部６からのデータの読み出しＲを切り換える。
クロック信号発生回路11は、第３図（ｂ）の矩形波信
号の立ち上がりに同期して、例えば、第３図（ｃ）に示
す、受信パルス信号のキャリヤ周波数f0の２倍以上の周
波数fc（＞2f0）を持ったクロック信号１〜Ｎを発生
し、書込み読出し制御回路12へ出力する。また、検波回
路10より出力された第３図（ｂ）に示す矩形波信号は、
其の信号幅τの時間だけ，スイッチ13を書き込み側Ｗに
接続する。
号の立ち上がりに同期して、例えば、第３図（ｃ）に示
す、受信パルス信号のキャリヤ周波数f0の２倍以上の周
波数fc（＞2f0）を持ったクロック信号１〜Ｎを発生
し、書込み読出し制御回路12へ出力する。また、検波回
路10より出力された第３図（ｂ）に示す矩形波信号は、
其の信号幅τの時間だけ，スイッチ13を書き込み側Ｗに
接続する。
第３図（ａ）の最初の受信パルス信号のアナログ信号
はA/D変換器９でディジタル信号に変換され、スイッチ1
3を介して書込み，読み出し制御回路12に入力される。
書込み，読み出し制御回路は12は、前記のクロック信号
１〜ＮによってA/D変換器９より出力される１パルス毎
のディジタル信号を記憶部６の指定のアドレスに格納す
る。
はA/D変換器９でディジタル信号に変換され、スイッチ1
3を介して書込み，読み出し制御回路12に入力される。
書込み，読み出し制御回路は12は、前記のクロック信号
１〜ＮによってA/D変換器９より出力される１パルス毎
のディジタル信号を記憶部６の指定のアドレスに格納す
る。
最初の受信パルスが記憶部６に格納されると、前記検
波回路10より出力される矩形波信号の立ち下りによって
スイッ13は読み出し側（Ｒ側）に接続される。また、書
込み，読み出し制御回路12は、第３図（ｃ）のクロック
信号に同期して、第３図（ｄ）に示すように、記憶部６
に格納されている受信パルスを１パルス毎に順次連続し
て読み出すことを次ぎの受信パルスが得られるまでいつ
までも繰り返し行う。
波回路10より出力される矩形波信号の立ち下りによって
スイッ13は読み出し側（Ｒ側）に接続される。また、書
込み，読み出し制御回路12は、第３図（ｃ）のクロック
信号に同期して、第３図（ｄ）に示すように、記憶部６
に格納されている受信パルスを１パルス毎に順次連続し
て読み出すことを次ぎの受信パルスが得られるまでいつ
までも繰り返し行う。
これによって、第３図（ａ）に示すように、記憶部６
に書込まれた最初の受信パルス信号の一定数ｍのキャリ
ヤのA/D変換データが、読み出し制御信号Ｒにより繰り
返し読み出され、出力信号として連なった連続波として
形成されるように、D/A変換器14でアナログ信号に変換
されて出力される。
に書込まれた最初の受信パルス信号の一定数ｍのキャリ
ヤのA/D変換データが、読み出し制御信号Ｒにより繰り
返し読み出され、出力信号として連なった連続波として
形成されるように、D/A変換器14でアナログ信号に変換
されて出力される。
第３図（ｄ）のアナログ信号の連続波は、周波数弁別
回路15において周波数検波（位相変化抽出）されてピー
ク検出回路16に出力される。ピーク検出回路16は周波数
検波された各パルス毎の位相変化ピークレベルを検出す
るとともに、そのピークレベル差より各パルス間の位相
差の変化を検出して読み出しタイミング設定回路17に出
力する。
回路15において周波数検波（位相変化抽出）されてピー
ク検出回路16に出力される。ピーク検出回路16は周波数
検波された各パルス毎の位相変化ピークレベルを検出す
るとともに、そのピークレベル差より各パルス間の位相
差の変化を検出して読み出しタイミング設定回路17に出
力する。
第３図（ｅ）に示す波形は、当初受信パルス信号の読
出し時の位相差を制御した場合を表わし、読み出しタイ
ミング設定回路17がピーク検出回路16で検出された各パ
ルス毎の位相差の変化に対応した時間Δｔだけ制御回路
12の毎パルス内読み出し終了タイミングをずらせる時間
を設定し、記憶部６より繰り返し読み出される一定数ｍ
のキャリヤのA/D変換データをD/A変換したアナログ出力
の位相を互いに整合させて第３図（ｆ）に示すように、
位相差の変化に対応した時間をΔｔ′と小さくして長時
間の位相連続性を得る。
出し時の位相差を制御した場合を表わし、読み出しタイ
ミング設定回路17がピーク検出回路16で検出された各パ
ルス毎の位相差の変化に対応した時間Δｔだけ制御回路
12の毎パルス内読み出し終了タイミングをずらせる時間
を設定し、記憶部６より繰り返し読み出される一定数ｍ
のキャリヤのA/D変換データをD/A変換したアナログ出力
の位相を互いに整合させて第３図（ｆ）に示すように、
位相差の変化に対応した時間をΔｔ′と小さくして長時
間の位相連続性を得る。
なお、上記のクロック信号の周波数は、信号パルスの
キャリヤ周波数の２倍以上であれば、特に限定されるも
のでなく、等間隔であればよい（標本化定理）。
キャリヤ周波数の２倍以上であれば、特に限定されるも
のでなく、等間隔であればよい（標本化定理）。
以上説明したように本発明によれば、出力信号として
入力の受信パルス信号のキャリヤの周波数と同一周波数
で、且つ位相が整合された連続波が得られるトラッキン
グオシレータを具備した受信機となる。
入力の受信パルス信号のキャリヤの周波数と同一周波数
で、且つ位相が整合された連続波が得られるトラッキン
グオシレータを具備した受信機となる。
第１図は本発明の受信機の原理ブロック図、 第２図は本発明の一実施例の受信機のブロック図、 第３図（ａ）〜（ｆ）は一実施例信号波形図、 第４図は従来の受信機のブロック図、 第５図（ａ）〜（ｃ）は従来の受信機の信号波形図であ
る。 図において、１は受信増幅器、２は超音波ディレイ回
路、３は送信機、４は受信アンテナ、５は送信アンテ
ナ、６は記憶部、７は書込み、読み出し制御手段、８は
位相整合手段、９はA/D変換器、10は検波回路、11はク
ロック信号発生回路、12は書込み，読み出し制御回路、
13,18はスイッチ、14はD/A変換器、15は周波数弁別回
路、16はピーク検出回路、17は読み出しタイミング設定
回路を示している。
る。 図において、１は受信増幅器、２は超音波ディレイ回
路、３は送信機、４は受信アンテナ、５は送信アンテ
ナ、６は記憶部、７は書込み、読み出し制御手段、８は
位相整合手段、９はA/D変換器、10は検波回路、11はク
ロック信号発生回路、12は書込み，読み出し制御回路、
13,18はスイッチ、14はD/A変換器、15は周波数弁別回
路、16はピーク検出回路、17は読み出しタイミング設定
回路を示している。
Claims (1)
- 【請求項１】高周波数の搬送波が一定時間だけ持続する
パルス信号を受信し、該受信パルス信号に同期して前記
搬送波と同一周波数の連続波を発生し出力する受信機に
おいて、前記受信機に、前記受信パルス信号の一定数の
アナログの搬送波信号をディジタル信号に変換するアナ
ログ−ディジタル変換器と、該アナログ−ディジタル変
換器が出力するディジタル信号を書き込み読み出す記憶
部と、該記憶部へディジタル信号を書き込んだ後に該デ
ィジタル信号を繰り返して読み出す制御をする書込み読
出し制御手段と、前記記憶部から読み出したディジタル
信号をアナログ信号に変換するディジタル−アナログ変
換を行うと共に、該変換したアナログの出力信号の間の
位相が互いに整合した連続波となるように前記書込み読
出し制御手段の中の読み出し制御のタイミングのみを調
整する位相整合手段とを備えたことを特徴とする受信
機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214745A JPH0810826B2 (ja) | 1986-09-10 | 1986-09-10 | 受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61214745A JPH0810826B2 (ja) | 1986-09-10 | 1986-09-10 | 受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6369322A JPS6369322A (ja) | 1988-03-29 |
| JPH0810826B2 true JPH0810826B2 (ja) | 1996-01-31 |
Family
ID=16660884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61214745A Expired - Lifetime JPH0810826B2 (ja) | 1986-09-10 | 1986-09-10 | 受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810826B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793879B2 (ja) * | 1990-03-19 | 1998-09-03 | 富士通株式会社 | 連続波の発生方法及び回路 |
| KR20030043783A (ko) | 2000-02-02 | 2003-06-02 | 쓰리엠 터치 시스템, 인크. | 편광자를 갖는 터치 스크린 및 그의 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5349932A (en) * | 1976-10-18 | 1978-05-06 | Tech Res & Dev Inst Of Japan Def Agency | Synchronous oscillation afc system |
-
1986
- 1986-09-10 JP JP61214745A patent/JPH0810826B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6369322A (ja) | 1988-03-29 |
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