JPH0799511A - 符号化変調方式 - Google Patents
符号化変調方式Info
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- JPH0799511A JPH0799511A JP5240969A JP24096993A JPH0799511A JP H0799511 A JPH0799511 A JP H0799511A JP 5240969 A JP5240969 A JP 5240969A JP 24096993 A JP24096993 A JP 24096993A JP H0799511 A JPH0799511 A JP H0799511A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】受信部における速度変換単位の不確定性を除去
するためのフレームパルスを、無線信号に加える必要の
ない符号化変調方式を提供する。 【構成】送信部１が、信号列Ｓ１を誤り訂正符号化する
とともに、２m 値直交振幅変調した無線信号Ｓ７（Ｎ，
Ｍおよびｍは自然数であり、ＭはＮより大きいとともに
４以上であるｍの倍数である）に変換して伝送路３に送
出する。受信部２が、無線信号Ｓ７Ａを受け、信号列Ｓ
１と同じ信号形式の信号列Ｓ１２を生じる。符号化回路
１０３は、信号列Ｓ３をフレームパルスＳ１３の前半で
は偶数パリティ則，後半では奇数パリティ則で符号化す
る。復号化回路１１３は、信号列Ｓ９の前半期間と後半
期間とでパリティ則が異っていることを前提に復号化を
行い、同時にフレームパルスＳ１４を再生する。従っ
て、この符号化変調方式は、速度変換回路１１４におけ
る信号列Ｓ１０の並びの不確定性を除去できる。
するためのフレームパルスを、無線信号に加える必要の
ない符号化変調方式を提供する。 【構成】送信部１が、信号列Ｓ１を誤り訂正符号化する
とともに、２m 値直交振幅変調した無線信号Ｓ７（Ｎ，
Ｍおよびｍは自然数であり、ＭはＮより大きいとともに
４以上であるｍの倍数である）に変換して伝送路３に送
出する。受信部２が、無線信号Ｓ７Ａを受け、信号列Ｓ
１と同じ信号形式の信号列Ｓ１２を生じる。符号化回路
１０３は、信号列Ｓ３をフレームパルスＳ１３の前半で
は偶数パリティ則，後半では奇数パリティ則で符号化す
る。復号化回路１１３は、信号列Ｓ９の前半期間と後半
期間とでパリティ則が異っていることを前提に復号化を
行い、同時にフレームパルスＳ１４を再生する。従っ
て、この符号化変調方式は、速度変換回路１１４におけ
る信号列Ｓ１０の並びの不確定性を除去できる。
Description
【０００１】
【産業上の利用分野】本発明は符号化変調方式に関し、
特にその冗長度を帯域拡大により補う方式の符号化変調
方式における符号速度変換の改善に関する。
特にその冗長度を帯域拡大により補う方式の符号化変調
方式における符号速度変換の改善に関する。
【０００２】
【従来の技術】近年、ディジタルマイクロ波通信方式で
は伝送特性の高品質化を目的としてより訂正能力の高い
誤り訂正方式の導入が進められており、その一つの方式
として符号化変調方式の検討が行われている。符号化変
調方式は、誤り訂正技術と変復調技術とを一体化したも
ので、変復調技術とは独立していた従来の誤り訂正方式
より優れた方式である。
は伝送特性の高品質化を目的としてより訂正能力の高い
誤り訂正方式の導入が進められており、その一つの方式
として符号化変調方式の検討が行われている。符号化変
調方式は、誤り訂正技術と変復調技術とを一体化したも
ので、変復調技術とは独立していた従来の誤り訂正方式
より優れた方式である。
【０００３】この符号化変調方式でも、従来の誤り訂正
方式と同じく本来伝送すべき情報信号に冗長信号を付加
することにより誤り訂正能力を持たせているが、その冗
長度を帯域拡大ではなく信号点数の増加で補う点が従来
の誤り訂正方式と異なる。しかし、ある程度の帯域拡大
が許されるならば、帯域拡大により冗長度を付加する方
が情報伝送効率の点で有利となる。従って、この方式で
は、符号の速度変換回路を送信部および受信部に設ける
必要がある。
方式と同じく本来伝送すべき情報信号に冗長信号を付加
することにより誤り訂正能力を持たせているが、その冗
長度を帯域拡大ではなく信号点数の増加で補う点が従来
の誤り訂正方式と異なる。しかし、ある程度の帯域拡大
が許されるならば、帯域拡大により冗長度を付加する方
が情報伝送効率の点で有利となる。従って、この方式で
は、符号の速度変換回路を送信部および受信部に設ける
必要がある。
【０００４】符号化変調方式の符号化は各信号列ごとに
異なる処理を行うため、速度変換は符号化回路への入力
信号の一つの最小単位ごとに一括して行う必要がある。
また、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａ
ｌ Ｈｉｅｒａｃｈｙ）伝送システムでは、信号のバイ
ト処理を行う必要があるため、符号化回路の入力信号列
を８列にすると都合がよい。しかし、入力信号列数を８
列に限定すると、符号化率Ｒによってはその速度変換回
路の実現が困難になる。符号化率ＲがＲ＝Ｎ／Ｍ（Ｎお
よびＭは自然数であり、ＭはＮより大きいとする）のと
き、Ｎが８の倍数であれば入力信号列の各各を１対（Ｎ
／８）に直列並列変換して冗長信号を付加すればよい
が、例えばＮが８の倍数でない４の倍数のときは信号数
を８の倍数にするために、符号化を最小単位２つ分の信
号を一括して速度変換する必要がある。つまり、２つの
最小単位で１つのブロックを構成することになるが、受
信側の速度変換においては並列直列変換が必要となり、
ブロックの区切りがわからなければこの並列直列変換に
おいて信号の並びの不確定が起こる。このブロックの区
切りに関しては復号化回路からは何の情報も得られない
ので、一般的にはこの区切りを検出するために、送信部
で情報信号と誤り訂正符号化による冗長信号の他にフレ
ーム情報，つまりフレーム同期用にフレームパルスを挿
入し、受信部でそのフレームパルスを検出する必要があ
る。
異なる処理を行うため、速度変換は符号化回路への入力
信号の一つの最小単位ごとに一括して行う必要がある。
また、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａ
ｌ Ｈｉｅｒａｃｈｙ）伝送システムでは、信号のバイ
ト処理を行う必要があるため、符号化回路の入力信号列
を８列にすると都合がよい。しかし、入力信号列数を８
列に限定すると、符号化率Ｒによってはその速度変換回
路の実現が困難になる。符号化率ＲがＲ＝Ｎ／Ｍ（Ｎお
よびＭは自然数であり、ＭはＮより大きいとする）のと
き、Ｎが８の倍数であれば入力信号列の各各を１対（Ｎ
／８）に直列並列変換して冗長信号を付加すればよい
が、例えばＮが８の倍数でない４の倍数のときは信号数
を８の倍数にするために、符号化を最小単位２つ分の信
号を一括して速度変換する必要がある。つまり、２つの
最小単位で１つのブロックを構成することになるが、受
信側の速度変換においては並列直列変換が必要となり、
ブロックの区切りがわからなければこの並列直列変換に
おいて信号の並びの不確定が起こる。このブロックの区
切りに関しては復号化回路からは何の情報も得られない
ので、一般的にはこの区切りを検出するために、送信部
で情報信号と誤り訂正符号化による冗長信号の他にフレ
ーム情報，つまりフレーム同期用にフレームパルスを挿
入し、受信部でそのフレームパルスを検出する必要があ
る。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
の符号化変調方式は、受信部における速度変換単位の不
確定性を除去するための位相情報，即ちフレームパルス
を情報信号ビットとは別に加える必要があり、送信部に
おいて上記フレームパルスを挿入する分だけ情報信号の
伝送効率が落ちるだけでなく、受信部にフレーム同期回
路を余分に必要とするという欠点があった。
の符号化変調方式は、受信部における速度変換単位の不
確定性を除去するための位相情報，即ちフレームパルス
を情報信号ビットとは別に加える必要があり、送信部に
おいて上記フレームパルスを挿入する分だけ情報信号の
伝送効率が落ちるだけでなく、受信部にフレーム同期回
路を余分に必要とするという欠点があった。
【０００６】
【課題を解決するための手段】本発明の符号化変調方式
は、送信部が８列からなる第１の信号列を符号化率Ｒ＝
Ｎ／Ｍで誤り訂正符号化するとともに２m 値直交振幅変
調した無線信号（Ｎ，Ｍおよびｍは自然数であり、Ｍは
Ｎより大きいとともに４以上であるｍの倍数である）に
変換して伝送路に送出し、受信部が前記送信部の送信し
たと同じ信号形式の無線信号を前記伝送路から受けこの
無線信号を前記第１の信号列と同じ信号形式の第２の信
号列に変換する符号化変調方式において、前記送信部
が、前記第１の信号列をＮ／４ビット単位で１対（Ｎ／
４）に直列並列変換して２Ｎ列の第３の信号列を生じる
第１の速度変換回路と、前記第３の信号列をそれぞれ２
対１に並列直列変換してＮ列の第４の信号列を生じると
ともに前記第１の信号列におけるＮ／４ビット幅をフレ
ームの幅とする第１のフレームパルスを生じる第２の速
度変換回路と、前記第４の信号列と前記第１のフレーム
パルスと予め定めた冗長符号とに応答し前記フレームの
前半と後半とで互いに異なる符号則に従って前記第４の
信号列を誤り訂正符号化したＭ列の冗長化符号列を生じ
る符号化回路と、前記冗長化符号列を（Ｍ／ｍ）対１に
並列直列変換してｍ列の変調信号列を生じる第３の速度
変換回路と、前記変調信号列をそのｍビットの信号に応
じた信号点の座標を表わすｍ列のマッピング信号に変換
するマッピング回路と、前記マッピング信号に応答して
２m 値直交振幅変調を行うことにより前記伝送路に送出
する前記無線信号を生じる変調回路とを備え、前記受信
部が、前記伝送路からの前記無線信号を復調してｍ列の
復調信号列を生じる復調回路と、前記復調信号列を１対
（Ｍ／ｍ）に変換してＭ列の第５の信号列を生じる第４
の速度変換回路と、前記第５の信号列を受けて前記フレ
ームの幅の第２のフレームパルスを生じるとともにこの
フレームの前半と後半とで互いに異なる符号則に従って
前記第５の信号列の誤り訂正および前記冗長符号の削除
を行ってＮ列の復号化信号列を生じる復号化回路と、前
記復号化信号列と前記第２のフレームパルスとに応答し
前記復号化信号列を２対１に並列直列変換した２Ｎ列の
第６の信号列を生じる第５の速度変換回路と、前記第６
の信号列を（Ｎ／４）対１に並列直列変換して前記第２
の信号列を生じる第６の速度変換回路とを有する。
は、送信部が８列からなる第１の信号列を符号化率Ｒ＝
Ｎ／Ｍで誤り訂正符号化するとともに２m 値直交振幅変
調した無線信号（Ｎ，Ｍおよびｍは自然数であり、Ｍは
Ｎより大きいとともに４以上であるｍの倍数である）に
変換して伝送路に送出し、受信部が前記送信部の送信し
たと同じ信号形式の無線信号を前記伝送路から受けこの
無線信号を前記第１の信号列と同じ信号形式の第２の信
号列に変換する符号化変調方式において、前記送信部
が、前記第１の信号列をＮ／４ビット単位で１対（Ｎ／
４）に直列並列変換して２Ｎ列の第３の信号列を生じる
第１の速度変換回路と、前記第３の信号列をそれぞれ２
対１に並列直列変換してＮ列の第４の信号列を生じると
ともに前記第１の信号列におけるＮ／４ビット幅をフレ
ームの幅とする第１のフレームパルスを生じる第２の速
度変換回路と、前記第４の信号列と前記第１のフレーム
パルスと予め定めた冗長符号とに応答し前記フレームの
前半と後半とで互いに異なる符号則に従って前記第４の
信号列を誤り訂正符号化したＭ列の冗長化符号列を生じ
る符号化回路と、前記冗長化符号列を（Ｍ／ｍ）対１に
並列直列変換してｍ列の変調信号列を生じる第３の速度
変換回路と、前記変調信号列をそのｍビットの信号に応
じた信号点の座標を表わすｍ列のマッピング信号に変換
するマッピング回路と、前記マッピング信号に応答して
２m 値直交振幅変調を行うことにより前記伝送路に送出
する前記無線信号を生じる変調回路とを備え、前記受信
部が、前記伝送路からの前記無線信号を復調してｍ列の
復調信号列を生じる復調回路と、前記復調信号列を１対
（Ｍ／ｍ）に変換してＭ列の第５の信号列を生じる第４
の速度変換回路と、前記第５の信号列を受けて前記フレ
ームの幅の第２のフレームパルスを生じるとともにこの
フレームの前半と後半とで互いに異なる符号則に従って
前記第５の信号列の誤り訂正および前記冗長符号の削除
を行ってＮ列の復号化信号列を生じる復号化回路と、前
記復号化信号列と前記第２のフレームパルスとに応答し
前記復号化信号列を２対１に並列直列変換した２Ｎ列の
第６の信号列を生じる第５の速度変換回路と、前記第６
の信号列を（Ｎ／４）対１に並列直列変換して前記第２
の信号列を生じる第６の速度変換回路とを有する。
【０００７】前記符号化変調方式は、前記符号化回路
が、前記フレームの前半と後半とを互いに異なるパリテ
ィ符号則で誤り訂正符号化した前記冗長化符号列を生
じ、前記復号化回路が、前記第５の信号列が前記フレー
ムの前半と後半とにおいて互いに異なるパリティ符号則
で誤り訂正符号化されていることを前提として前記第５
の信号列のフレーム同期をとる手段を備える構成を採る
ことができる。
が、前記フレームの前半と後半とを互いに異なるパリテ
ィ符号則で誤り訂正符号化した前記冗長化符号列を生
じ、前記復号化回路が、前記第５の信号列が前記フレー
ムの前半と後半とにおいて互いに異なるパリティ符号則
で誤り訂正符号化されていることを前提として前記第５
の信号列のフレーム同期をとる手段を備える構成を採る
ことができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成図である。
【００１０】この符号化変調無線装置は、送信部１が信
号入力端子１００に受けた８列からなる信号列Ｓ１を符
号化率Ｒ＝Ｎ／Ｍで誤り訂正符号化するとともに２m 値
直交振幅変調した無線信号Ｓ７（ｍは４以上の自然数で
あり、Ｍはｍの倍数である）に変換して送信端子１０７
から伝送路３に送出する。また、受信部２が、送信部１
の送信したと同じ信号形式の無線信号Ｓ７Ａを伝送路３
から受信端子１１０に受け、この無線信号Ｓ７Ａを信号
列Ｓ１と同じ信号形式の信号列Ｓ１２に変換して信号出
力端子１１６に出力する。
号入力端子１００に受けた８列からなる信号列Ｓ１を符
号化率Ｒ＝Ｎ／Ｍで誤り訂正符号化するとともに２m 値
直交振幅変調した無線信号Ｓ７（ｍは４以上の自然数で
あり、Ｍはｍの倍数である）に変換して送信端子１０７
から伝送路３に送出する。また、受信部２が、送信部１
の送信したと同じ信号形式の無線信号Ｓ７Ａを伝送路３
から受信端子１１０に受け、この無線信号Ｓ７Ａを信号
列Ｓ１と同じ信号形式の信号列Ｓ１２に変換して信号出
力端子１１６に出力する。
【００１１】送信部１の速度変換回路（１−Ｎ／４ Ｃ
ＯＮＶ）１０１は、信号列Ｓ１をＮ／４ビット単位で１
対（Ｎ／４）に直列並列変換し、２Ｎ列の信号列Ｓ２を
生じる。信号列Ｓ２の各列は、速度変換回路（２−１
ＣＯＮＶ）１０２によってそれぞれ２対１に並列直列変
換され、Ｎ列の信号列Ｓ３になる。速度変換回路１０２
は、また信号列Ｓ１におけるＮ／４ビット幅をフレーム
の幅（フレーム幅）とするフレームパルスＳ１３も生成
する。
ＯＮＶ）１０１は、信号列Ｓ１をＮ／４ビット単位で１
対（Ｎ／４）に直列並列変換し、２Ｎ列の信号列Ｓ２を
生じる。信号列Ｓ２の各列は、速度変換回路（２−１
ＣＯＮＶ）１０２によってそれぞれ２対１に並列直列変
換され、Ｎ列の信号列Ｓ３になる。速度変換回路１０２
は、また信号列Ｓ１におけるＮ／４ビット幅をフレーム
の幅（フレーム幅）とするフレームパルスＳ１３も生成
する。
【００１２】信号列Ｓ３とフレームパルスＳ１３とが符
号化回路（ＥＮＣ）１０３に供給される。符号化回路１
０３は、信号列Ｓ３に予め定めた冗長符号を加えたう
え、フレームパルスＳ１３に同期してこのフレームの前
半ブロックと後半ブロックとで互いに異なる符号則，例
えば偶数パリティ則および奇数パリティ則に従って信号
列Ｓ３を誤り訂正符号化し、Ｍ列の冗長化符号列Ｓ４を
生じる。この冗長化符号列Ｓ４は、上記フレームの前半
と後半とでパリティ則を変えているので、等価的に上記
フレームを判定できる信号をパリティ則に置き換えて伝
送していることになる。この冗長化符号列Ｓ４は、速度
変換回路（Ｍ／ｍ−１）１０４により、（Ｍ／ｍ）対１
に並列直列変換され、ｍ列の変調信号列Ｓ５になる。変
調信号列Ｓ５は、マッピング回路（ＭＡＰ）１０５によ
り、そのｍビットの信号に応じた信号点の座標を表わす
ｍ列のマッピング信号Ｓ６に変換される。このマッピン
グ信号Ｓ６は、変調回路（ＱＡＭ ＭＯＤ）１０６によ
り、２m 値直交振幅変調されて無線信号Ｓ７になる。
号化回路（ＥＮＣ）１０３に供給される。符号化回路１
０３は、信号列Ｓ３に予め定めた冗長符号を加えたう
え、フレームパルスＳ１３に同期してこのフレームの前
半ブロックと後半ブロックとで互いに異なる符号則，例
えば偶数パリティ則および奇数パリティ則に従って信号
列Ｓ３を誤り訂正符号化し、Ｍ列の冗長化符号列Ｓ４を
生じる。この冗長化符号列Ｓ４は、上記フレームの前半
と後半とでパリティ則を変えているので、等価的に上記
フレームを判定できる信号をパリティ則に置き換えて伝
送していることになる。この冗長化符号列Ｓ４は、速度
変換回路（Ｍ／ｍ−１）１０４により、（Ｍ／ｍ）対１
に並列直列変換され、ｍ列の変調信号列Ｓ５になる。変
調信号列Ｓ５は、マッピング回路（ＭＡＰ）１０５によ
り、そのｍビットの信号に応じた信号点の座標を表わす
ｍ列のマッピング信号Ｓ６に変換される。このマッピン
グ信号Ｓ６は、変調回路（ＱＡＭ ＭＯＤ）１０６によ
り、２m 値直交振幅変調されて無線信号Ｓ７になる。
【００１３】一方、受信部２の復調回路（ＱＡＭ ＤＥ
Ｍ）１１１は、無線信号Ｓ７Ａを復調してｍ列の復調信
号列Ｓ８を生じる。この復調信号列Ｓ８は、速度変換回
路（１−Ｍ／ｍ ＣＯＮＶ）１１２により、１対（Ｍ／
ｍ）に変換され、Ｍ列の信号列Ｓ９になる。信号列Ｓ９
は復号化回路（ＤＥＣ）１１３に供給される。
Ｍ）１１１は、無線信号Ｓ７Ａを復調してｍ列の復調信
号列Ｓ８を生じる。この復調信号列Ｓ８は、速度変換回
路（１−Ｍ／ｍ ＣＯＮＶ）１１２により、１対（Ｍ／
ｍ）に変換され、Ｍ列の信号列Ｓ９になる。信号列Ｓ９
は復号化回路（ＤＥＣ）１１３に供給される。
【００１４】復号化回路１１３は、信号列Ｓ９に対して
フレームパルスＳ１３のフレーム幅で符号同期をとり、
このフレーム幅のフレームパルスＳ１４を生じる。この
フレームパルスＳ１４は、信号列Ｓ９を例えばパリティ
則を変えて復号化を行うことにより生成されるものであ
る。また、この復号化回路１１３は、このフレームの前
半ブロックと後半ブロックとで互いに異なる符号則に従
って信号列Ｓ９の誤り訂正および符号化回路１０３で付
加された冗長符号の削除を行い、Ｎ列の復号化信号列Ｓ
１０を生じる。復号化信号列Ｓ１０とフレームパルスＳ
１４とは速度変換回路（１−２ ＣＯＮＶ）１１４に供
給される。速度変換回路１１４は、フレームパルスＳ１
４を基準にして復号化信号列Ｓ１４を２対１に直列並列
変換し、２Ｎ列の信号列Ｓ１１を生じる。このように、
速度変換回路１１４は、復号化回路１１３で生成したフ
レームパルスＳ１４を利用できるので、多重化順序の不
確定性を除去した信号列Ｓ１１を作成することができ
る。信号列Ｓ１１は、速度変換回路（Ｎ／４−１）１１
５により、（Ｎ／４）対１に並列直列変換され、８列の
信号列Ｓ１２になる。
フレームパルスＳ１３のフレーム幅で符号同期をとり、
このフレーム幅のフレームパルスＳ１４を生じる。この
フレームパルスＳ１４は、信号列Ｓ９を例えばパリティ
則を変えて復号化を行うことにより生成されるものであ
る。また、この復号化回路１１３は、このフレームの前
半ブロックと後半ブロックとで互いに異なる符号則に従
って信号列Ｓ９の誤り訂正および符号化回路１０３で付
加された冗長符号の削除を行い、Ｎ列の復号化信号列Ｓ
１０を生じる。復号化信号列Ｓ１０とフレームパルスＳ
１４とは速度変換回路（１−２ ＣＯＮＶ）１１４に供
給される。速度変換回路１１４は、フレームパルスＳ１
４を基準にして復号化信号列Ｓ１４を２対１に直列並列
変換し、２Ｎ列の信号列Ｓ１１を生じる。このように、
速度変換回路１１４は、復号化回路１１３で生成したフ
レームパルスＳ１４を利用できるので、多重化順序の不
確定性を除去した信号列Ｓ１１を作成することができ
る。信号列Ｓ１１は、速度変換回路（Ｎ／４−１）１１
５により、（Ｎ／４）対１に並列直列変換され、８列の
信号列Ｓ１２になる。
【００１５】次に、本実施例について具体的な速度変換
例を挙げて説明する。
例を挙げて説明する。
【００１６】図２は本実施例の符号化変調無線装置が１
６値直交振幅変調方式であるときの送信部１の構成図、
図３はこの送信部１に対応する受信部２の構成図、図３
はこれらの具体例における主要信号のタイミングチャー
トである。
６値直交振幅変調方式であるときの送信部１の構成図、
図３はこの送信部１に対応する受信部２の構成図、図３
はこれらの具体例における主要信号のタイミングチャー
トである。
【００１７】図２，図３および図４を参照すると、この
符号化変調無線装置は、Ｎ＝４４，Ｍ＝４８，ｍ＝４の
値をとる符号化変調方式の装置である。つまり、この装
置は、符号化率Ｒ＝４４／４８であり、２m ＝１６の直
交振幅変調（１６ＱＡＭ）されている。
符号化変調無線装置は、Ｎ＝４４，Ｍ＝４８，ｍ＝４の
値をとる符号化変調方式の装置である。つまり、この装
置は、符号化率Ｒ＝４４／４８であり、２m ＝１６の直
交振幅変調（１６ＱＡＭ）されている。
【００１８】送信部１に入力される信号列Ｓ１はデータ
列Ｄ１ないしＤ８からなる８列のデジタル信号である。
Ｎ＝４４は８の倍数ではないので、速度変換回路１０１
は、まずデータ列Ｄ１ないしＤ８の各各を、８台の１対
１１変換器（１−１１ ＣＯＮＶ）で、信号列Ｓ１のＮ
＝１１ビット（１ないしＥビット）を単位として、それ
ぞれ直列並列変換し、２Ｎ＝８８列（信号列Ｄ１分とし
て１１列）の信号列Ｓ２を生じる。上記Ｎ／４ビットの
幅を２ブロック幅と定義し、この２ブロック幅がフレー
ムパルスＳ１３（およびＳ１４）のフレーム幅である。
次に、速度変換回路１０２は、この８８列の信号列Ｓ２
の１１列ずつを４台の変換器（２−１ＣＯＮＶ）１２１
で２対１に並列直列変換してＮ＝４４列の信号列Ｓ３と
する。また、速度変換回路１０２は、信号列Ｓ２の１ビ
ット周期に対応する１ブロック幅のフレームパルスＳ１
３を生じる。つまり、データ列Ｄの２列が１ブロック幅
に挿入されている。信号列Ｓ３とフレームパルスＳ１３
とが符号化回路１０３に供給される。
列Ｄ１ないしＤ８からなる８列のデジタル信号である。
Ｎ＝４４は８の倍数ではないので、速度変換回路１０１
は、まずデータ列Ｄ１ないしＤ８の各各を、８台の１対
１１変換器（１−１１ ＣＯＮＶ）で、信号列Ｓ１のＮ
＝１１ビット（１ないしＥビット）を単位として、それ
ぞれ直列並列変換し、２Ｎ＝８８列（信号列Ｄ１分とし
て１１列）の信号列Ｓ２を生じる。上記Ｎ／４ビットの
幅を２ブロック幅と定義し、この２ブロック幅がフレー
ムパルスＳ１３（およびＳ１４）のフレーム幅である。
次に、速度変換回路１０２は、この８８列の信号列Ｓ２
の１１列ずつを４台の変換器（２−１ＣＯＮＶ）１２１
で２対１に並列直列変換してＮ＝４４列の信号列Ｓ３と
する。また、速度変換回路１０２は、信号列Ｓ２の１ビ
ット周期に対応する１ブロック幅のフレームパルスＳ１
３を生じる。つまり、データ列Ｄの２列が１ブロック幅
に挿入されている。信号列Ｓ３とフレームパルスＳ１３
とが符号化回路１０３に供給される。
【００１９】符号化回路（ＥＮＣ）１０３は、信号列Ｓ
３にパリティチェック符号として１ビットの冗長信号
を，その他の誤り訂正用の符号（例えば畳み込み符号）
で３ビット付加して誤り訂正符号化を行い、Ｍ＝１２列
の冗長化符号列Ｓ４を生じる。ここで、符号化回路１０
３は、フレームパルスＳ１３を基準とし、上記フレーム
における前半部の１ブロック幅においては偶数パリティ
則による符号化を行い、後半部の１ブロック幅において
は奇数パリティ則による符号化を行っている。この符号
化において、他の符号の符号化手法は変化させないもの
とする。
３にパリティチェック符号として１ビットの冗長信号
を，その他の誤り訂正用の符号（例えば畳み込み符号）
で３ビット付加して誤り訂正符号化を行い、Ｍ＝１２列
の冗長化符号列Ｓ４を生じる。ここで、符号化回路１０
３は、フレームパルスＳ１３を基準とし、上記フレーム
における前半部の１ブロック幅においては偶数パリティ
則による符号化を行い、後半部の１ブロック幅において
は奇数パリティ則による符号化を行っている。この符号
化において、他の符号の符号化手法は変化させないもの
とする。
【００２０】Ｍ＝４８列の冗長化符号列Ｓ４は、速度変
換回路１０４の４台の変換器（１２−１ ＣＯＮＶ）に
よって１２対１に速度変換され、ｍ＝４列の信号列Ｓ５
になる。変調信号列Ｓ５は、マッピング回路（ＭＡＰ）
１０５により、ｍ＝４ビットの信号に応じた信号点の座
標を表わす４列のマッピング信号Ｓ６に変換されたあ
と、変調回路（ＱＡＭ ＭＯＤ）１０６により２m ＝１
６値で直交振幅変調されて無線信号Ｓ７になる。
換回路１０４の４台の変換器（１２−１ ＣＯＮＶ）に
よって１２対１に速度変換され、ｍ＝４列の信号列Ｓ５
になる。変調信号列Ｓ５は、マッピング回路（ＭＡＰ）
１０５により、ｍ＝４ビットの信号に応じた信号点の座
標を表わす４列のマッピング信号Ｓ６に変換されたあ
と、変調回路（ＱＡＭ ＭＯＤ）１０６により２m ＝１
６値で直交振幅変調されて無線信号Ｓ７になる。
【００２１】受信部３に入力された無線信号Ｓ７Ａは、
復調回路（ＱＡＭ ＤＥＭ）１１１により、ｍ＝４列の
復調信号列Ｓ８に復調される。但し、この信号列Ｓ８の
各列は、複数のビットで表現された軟判定信号である。
復調信号列Ｓ８は、速度変換回路１１２の４台の変換器
（１−１２ ＣＯＮＶ）により、Ｍ＝４８列の信号列Ｓ
９に直列並列変換されて復号化回路（ＤＥＣ）１１３に
供給される。
復調回路（ＱＡＭ ＤＥＭ）１１１により、ｍ＝４列の
復調信号列Ｓ８に復調される。但し、この信号列Ｓ８の
各列は、複数のビットで表現された軟判定信号である。
復調信号列Ｓ８は、速度変換回路１１２の４台の変換器
（１−１２ ＣＯＮＶ）により、Ｍ＝４８列の信号列Ｓ
９に直列並列変換されて復号化回路（ＤＥＣ）１１３に
供給される。
【００２２】復号化回路１１３では、符号化回路１０３
が信号列Ｓ３を偶数パリティ則と奇数パリティ則とで交
互に符号化していることを前提として信号列Ｓ９の復号
を行う。
が信号列Ｓ３を偶数パリティ則と奇数パリティ則とで交
互に符号化していることを前提として信号列Ｓ９の復号
を行う。
【００２３】ここで、上記前提が妥当であることを説明
する。復号化回路１１３が、もし偶数パリティで符号化
された信号を奇数パリティで復号し、奇数パリティで符
号化された信号を偶数パリテイで復号すると、伝送路３
での信号誤りがない場合、この復号化回路１１３はパリ
ティエラーを常時検出する。一方、伝送路３で信号誤り
が起こっている場合、復号化回路１１３は信号の誤って
いる部分ではパリティエラーを検出しないが、伝送路３
での信号誤りは高々０．１程度であるから、この場合も
復号化回路１１３はやはりパリティエラーを１に非常に
近い確率で検出する。これに対し、送信部１と受信部２
とでパリティ則の順序を一致させると、伝送路３で信号
誤りが生起してもパリティエラー検出確率は０．１を上
回ることはない。従って、復号化回路１１３でパリティ
エラーの検出確率を観測することにより、符号化回路１
０３でのパリティ則の切替位置を検出することが可能で
ある。
する。復号化回路１１３が、もし偶数パリティで符号化
された信号を奇数パリティで復号し、奇数パリティで符
号化された信号を偶数パリテイで復号すると、伝送路３
での信号誤りがない場合、この復号化回路１１３はパリ
ティエラーを常時検出する。一方、伝送路３で信号誤り
が起こっている場合、復号化回路１１３は信号の誤って
いる部分ではパリティエラーを検出しないが、伝送路３
での信号誤りは高々０．１程度であるから、この場合も
復号化回路１１３はやはりパリティエラーを１に非常に
近い確率で検出する。これに対し、送信部１と受信部２
とでパリティ則の順序を一致させると、伝送路３で信号
誤りが生起してもパリティエラー検出確率は０．１を上
回ることはない。従って、復号化回路１１３でパリティ
エラーの検出確率を観測することにより、符号化回路１
０３でのパリティ則の切替位置を検出することが可能で
ある。
【００２４】復号化回路１１３は、上述のとおりに検出
されたパリティ則に従って信号列Ｓ９の誤り訂正を行
い、また符号化回路１０３で付加された４ビットの冗長
信号を削除し、４４列の信号列Ｓ１０を出力する。誤り
訂正の完了した信号列Ｓ１０は軟判定信号である必要は
ないため、速度変換の単位は各列１ビットでよい。復号
化回路１１３は、また、上述のパリティ則の切替位置を
基準として１ブロック幅のフレームパルスパルスＳ１４
を生成し、信号列Ｓ１０とこのフレームパルスＳ１４と
を速度変換回路１１４に供給する。
されたパリティ則に従って信号列Ｓ９の誤り訂正を行
い、また符号化回路１０３で付加された４ビットの冗長
信号を削除し、４４列の信号列Ｓ１０を出力する。誤り
訂正の完了した信号列Ｓ１０は軟判定信号である必要は
ないため、速度変換の単位は各列１ビットでよい。復号
化回路１１３は、また、上述のパリティ則の切替位置を
基準として１ブロック幅のフレームパルスパルスＳ１４
を生成し、信号列Ｓ１０とこのフレームパルスＳ１４と
を速度変換回路１１４に供給する。
【００２５】速度変換回路１１４は、フレームパルスＳ
１４を基準として信号列Ｓ１０を４台の変換器（１−２
ＣＯＮＶ）１８１により１対２に直列並列変換し、８
８列の信号列Ｓ１１を生じる。この信号列Ｓ１１は送信
部１における信号列Ｓ２と同じ並びの信号配列になる。
最後に、信号列Ｓ１１は、速度変換回路１１５の１１台
の変換器（１１−１ ＣＯＮＶ）により１１対１に並列
直列変換され、送信部１へ供給される信号列Ｓ１と同じ
信号形式の８列の信号列Ｓ１２となる。
１４を基準として信号列Ｓ１０を４台の変換器（１−２
ＣＯＮＶ）１８１により１対２に直列並列変換し、８
８列の信号列Ｓ１１を生じる。この信号列Ｓ１１は送信
部１における信号列Ｓ２と同じ並びの信号配列になる。
最後に、信号列Ｓ１１は、速度変換回路１１５の１１台
の変換器（１１−１ ＣＯＮＶ）により１１対１に並列
直列変換され、送信部１へ供給される信号列Ｓ１と同じ
信号形式の８列の信号列Ｓ１２となる。
【００２６】以上、図２および図３の装置においては符
号化率Ｒ＝Ｎ／Ｍ＝４４／４８である１６ＱＡＭの符号
化変調装置について説明したが、図１の実施例は、符号
化率Ｒの分子Ｎが８の倍数でない４の倍数であるような
場合には、符号化率Ｒが異なっても、より多値の変調方
式にも適用可能である。
号化率Ｒ＝Ｎ／Ｍ＝４４／４８である１６ＱＡＭの符号
化変調装置について説明したが、図１の実施例は、符号
化率Ｒの分子Ｎが８の倍数でない４の倍数であるような
場合には、符号化率Ｒが異なっても、より多値の変調方
式にも適用可能である。
【００２７】次に、本実施例の主要構成要素について詳
細に説明する。
細に説明する。
【００２８】図５は、本実施例に使用する速度変換回路
１０２内蔵の変換器１２１のブロック図である。
１０２内蔵の変換器１２１のブロック図である。
【００２９】図２，図４および図５を併せ参照すると、
この変換器（２−１ ＣＯＮＶ）１２１は、速度変換回
路１０１の二つの（１−１１ ＣＯＮＶ）から二つの入
力端子，入力０と入力１とへ供給される信号列Ｓ２のい
ずれかを選択するセレクタである。変換回路１２１は、
まず、２ブロック幅の前半において、入力０へ供給され
るデータ列Ｄの奇数列に対応する１１個のビットを選択
し、ついで２ブロック幅の後半において、入力１へ供給
されるデータ列Ｄの偶数列に対応する１１個のビットを
選択する。また、この変換器１２１は、２ブロック幅の
フレームパルスＳ１３を出力する。
この変換器（２−１ ＣＯＮＶ）１２１は、速度変換回
路１０１の二つの（１−１１ ＣＯＮＶ）から二つの入
力端子，入力０と入力１とへ供給される信号列Ｓ２のい
ずれかを選択するセレクタである。変換回路１２１は、
まず、２ブロック幅の前半において、入力０へ供給され
るデータ列Ｄの奇数列に対応する１１個のビットを選択
し、ついで２ブロック幅の後半において、入力１へ供給
されるデータ列Ｄの偶数列に対応する１１個のビットを
選択する。また、この変換器１２１は、２ブロック幅の
フレームパルスＳ１３を出力する。
【００３０】図６は、本実施例に使用する符号化回路１
０３のブロック図である。
０３のブロック図である。
【００３１】図２，図４および図６を併せ参照すると、
符号化回路１０３の偶数パリティ符号器３１１は、信号
列Ｓ３と予め定めた誤り訂正符号とに応答して信号列Ｓ
３を偶数パリテイ則で符号化したＭ列の冗長化符号列Ｓ
３１を生じる。また、奇数パリティ符号器３１１は、信
号列Ｓ３と上記の誤り訂正符号とに応答して信号列Ｓ３
を奇数パリテイ則で符号化したＭ列の冗長化符号列Ｓ３
２を生じる。信号列Ｓ２は２ブロック単位で処理される
が、冗長化符号列Ｓ３１およびＳ３２の各各は、１ビッ
トのパリティ符号と３ビットの畳み込み符号等の誤り訂
正符号とを１ブロックごとに含む。偶数パリティ符号器
１３１および奇数パリティ符号器ではパリティ則以外、
同じ符号化方法をとる。
符号化回路１０３の偶数パリティ符号器３１１は、信号
列Ｓ３と予め定めた誤り訂正符号とに応答して信号列Ｓ
３を偶数パリテイ則で符号化したＭ列の冗長化符号列Ｓ
３１を生じる。また、奇数パリティ符号器３１１は、信
号列Ｓ３と上記の誤り訂正符号とに応答して信号列Ｓ３
を奇数パリテイ則で符号化したＭ列の冗長化符号列Ｓ３
２を生じる。信号列Ｓ２は２ブロック単位で処理される
が、冗長化符号列Ｓ３１およびＳ３２の各各は、１ビッ
トのパリティ符号と３ビットの畳み込み符号等の誤り訂
正符号とを１ブロックごとに含む。偶数パリティ符号器
１３１および奇数パリティ符号器ではパリティ則以外、
同じ符号化方法をとる。
【００３２】セレクタ１３３は、冗長化符号列Ｓ３１と
Ｓ３２とを２ブロック幅のフレームパルスＳ１３に同期
して交互に切り替え、冗長化符号列Ｓ４として出力す
る。即ち冗長化符号列Ｓ４は、フレームの前半が偶数パ
リティ則，後半が奇数パリティ則という、符号化列と符
号の強さが同じである２つの異なる符号則の信号列であ
り、また、フレームパルスＳ１３を等価的にパリティ則
の１ブロックごとの変化に置き換えて伝送していること
になる。なお、冗長化符号列Ｓ４において、２ブロック
幅あたりのビット数はＮ＝１１である。
Ｓ３２とを２ブロック幅のフレームパルスＳ１３に同期
して交互に切り替え、冗長化符号列Ｓ４として出力す
る。即ち冗長化符号列Ｓ４は、フレームの前半が偶数パ
リティ則，後半が奇数パリティ則という、符号化列と符
号の強さが同じである２つの異なる符号則の信号列であ
り、また、フレームパルスＳ１３を等価的にパリティ則
の１ブロックごとの変化に置き換えて伝送していること
になる。なお、冗長化符号列Ｓ４において、２ブロック
幅あたりのビット数はＮ＝１１である。
【００３３】図７は、本実施例に使用する復号化回路１
１３のブロック図である。
１３のブロック図である。
【００３４】図２，図４および図７を併せ参照すると、
復号化回路１１３のフレームパルス発生回路７２１は、
受信部１の用意する装置クロックＳ７１に応答して２ブ
ロック幅のフレームパルスＳ７２を生じる。一方、パリ
ティ演算回路７２３は、ＥＸ−ＯＲゲート１３４を介し
て受けた２ブロック幅のフレームパルスＳ１４を基準に
して１ブロック幅ごとにパリティ則を切り替えて信号列
Ｓ９のパリティ演算を行い、パリティビットＳ７３を生
じる。パリティビット比較器７２４は、信号列Ｓ９のパ
リティビットとパリティビットＳ７４とを比較し、この
パリティ比較結果信号Ｓ７４および、上記両者が互いに
異なっている場合にはエラーパルスＳ７５を生じる。上
記フレーム同期判定回路７２５は、エラーパルスＳ７５
の発生頻度を観測し、この発生頻度が予め定めた閾値を
超えると、パリティ演算におけるフレーム同期の状態を
フレーム非同期状態と判定し、フレーム非同期信号Ｓ７
６を生じる。この同期判定は、図３の実施例の説明にお
いて前述したパリティエラー検出作用を基にしている。
復号化回路１１３のフレームパルス発生回路７２１は、
受信部１の用意する装置クロックＳ７１に応答して２ブ
ロック幅のフレームパルスＳ７２を生じる。一方、パリ
ティ演算回路７２３は、ＥＸ−ＯＲゲート１３４を介し
て受けた２ブロック幅のフレームパルスＳ１４を基準に
して１ブロック幅ごとにパリティ則を切り替えて信号列
Ｓ９のパリティ演算を行い、パリティビットＳ７３を生
じる。パリティビット比較器７２４は、信号列Ｓ９のパ
リティビットとパリティビットＳ７４とを比較し、この
パリティ比較結果信号Ｓ７４および、上記両者が互いに
異なっている場合にはエラーパルスＳ７５を生じる。上
記フレーム同期判定回路７２５は、エラーパルスＳ７５
の発生頻度を観測し、この発生頻度が予め定めた閾値を
超えると、パリティ演算におけるフレーム同期の状態を
フレーム非同期状態と判定し、フレーム非同期信号Ｓ７
６を生じる。この同期判定は、図３の実施例の説明にお
いて前述したパリティエラー検出作用を基にしている。
【００３５】フレーム同期判定回路７２４が、パリティ
演算回路７２３をフレーム非同期状態と判定してフレー
ム非同期信号Ｓ７６を生じると、この信号Ｓ７６を受け
たＥＸ−ＯＲゲート７２２は、フレームパルスＳ７２と
信号Ｓ７６との排他的論理和をとり、パリティ演算回路
７２３へ供給するフレームパルスＳ１４を反転する。こ
の結果、パリティ演算回路７２３はパリティ演算則を反
転し、信号列Ｓ９のパリティ演算におけるフレーム同期
を達成する。フレーム同期判定回路７２５がパリティ演
算をフレーム同期状態と判定した場合においては、ＥＸ
−ＯＲゲート７２２からは、パリティ則の切替位置を正
しく示すフレームパルスＳ１４が出力される。
演算回路７２３をフレーム非同期状態と判定してフレー
ム非同期信号Ｓ７６を生じると、この信号Ｓ７６を受け
たＥＸ−ＯＲゲート７２２は、フレームパルスＳ７２と
信号Ｓ７６との排他的論理和をとり、パリティ演算回路
７２３へ供給するフレームパルスＳ１４を反転する。こ
の結果、パリティ演算回路７２３はパリティ演算則を反
転し、信号列Ｓ９のパリティ演算におけるフレーム同期
を達成する。フレーム同期判定回路７２５がパリティ演
算をフレーム同期状態と判定した場合においては、ＥＸ
−ＯＲゲート７２２からは、パリティ則の切替位置を正
しく示すフレームパルスＳ１４が出力される。
【００３６】なお、上述したフレームパルス発生回路７
２１，ＥＸ−ＯＲゲート７２２，パリティ演算回路７２
３，パリティビット比較器７２４およびフレーム同期判
定回路７２５を、速度変換回路１１４のフレーム同期の
ためのフレームパルスＳ１４を生成する機能を有すると
いう意味で符号同期回路１７２と名付ける。
２１，ＥＸ−ＯＲゲート７２２，パリティ演算回路７２
３，パリティビット比較器７２４およびフレーム同期判
定回路７２５を、速度変換回路１１４のフレーム同期の
ためのフレームパルスＳ１４を生成する機能を有すると
いう意味で符号同期回路１７２と名付ける。
【００３７】この復号化回路１１３に供給された信号列
Ｓ９と符号同期回路１７２からのパリティ比較結果信号
Ｓ７４とが誤り訂正回路１７１に供給され、誤り訂正回
路１７１は、符号化回路１０３で付加されたパリティビ
ットおよび冗長符号，合計４ビットによる誤り訂正アル
ゴリズムを利用して信号列Ｓ９の誤り訂正を行い、また
上記４ビットの冗長符号を削除してＮ列の信号列Ｓ１０
を生じる。
Ｓ９と符号同期回路１７２からのパリティ比較結果信号
Ｓ７４とが誤り訂正回路１７１に供給され、誤り訂正回
路１７１は、符号化回路１０３で付加されたパリティビ
ットおよび冗長符号，合計４ビットによる誤り訂正アル
ゴリズムを利用して信号列Ｓ９の誤り訂正を行い、また
上記４ビットの冗長符号を削除してＮ列の信号列Ｓ１０
を生じる。
【００３８】図８は、本実施例に使用する速度変換回路
１１４内蔵の変換器１８１のブロック図である。
１１４内蔵の変換器１８１のブロック図である。
【００３９】図２，図４および図８を併せ参照すると、
この変換器（１−２ ＣＯＮＶ）１８１は、１１列の信
号列Ｓ１０をフレームパルスＳ１４に従って二つの入力
端子，出力０と出力１とへ振り分け、２２列の信号列Ｓ
１１とする直列並列変換回路である。即ち、変換器１８
１は、１１列の信号列Ｓ１０の２ブロック幅の前半期間
にある１１個のビットを出力０側に出力し、２ブロック
幅の後半期間にある１１ビットを出力１側に出力する。
つまり、変換器１８１は、送信部１における信号列Ｓ２
と同じ並びの信号列Ｓ１１を出力することができる。
この変換器（１−２ ＣＯＮＶ）１８１は、１１列の信
号列Ｓ１０をフレームパルスＳ１４に従って二つの入力
端子，出力０と出力１とへ振り分け、２２列の信号列Ｓ
１１とする直列並列変換回路である。即ち、変換器１８
１は、１１列の信号列Ｓ１０の２ブロック幅の前半期間
にある１１個のビットを出力０側に出力し、２ブロック
幅の後半期間にある１１ビットを出力１側に出力する。
つまり、変換器１８１は、送信部１における信号列Ｓ２
と同じ並びの信号列Ｓ１１を出力することができる。
【００４０】
【発明の効果】以上説明したように本発明は、信号列の
速度変換時に必要となるフレームパルス（位相情報）の
情報を、送信部においては互いに異なる符号則への切り
替えにより伝送し、受信部ではこの符号則の切り替えを
検出することにより再生するので、送信部において情報
信号にフレームパルスを付加する必要がなく、伝送すべ
き情報信号の冗長度を増加させることがないという効果
を有する。
速度変換時に必要となるフレームパルス（位相情報）の
情報を、送信部においては互いに異なる符号則への切り
替えにより伝送し、受信部ではこの符号則の切り替えを
検出することにより再生するので、送信部において情報
信号にフレームパルスを付加する必要がなく、伝送すべ
き情報信号の冗長度を増加させることがないという効果
を有する。
【図１】本発明の一実施例の構成図である。
【図２】本実施例の符号化変調方式が１６値直交振幅変
調方式であるときの送信部１の構成図である。
調方式であるときの送信部１の構成図である。
【図３】本実施例の符号化変調方式が１６値直交振幅変
調方式であるときの受信部２の構成図である。
調方式であるときの受信部２の構成図である。
【図４】本実施例における主要信号のタイミングチャー
トである。
トである。
【図５】本実施例に使用する速度変換回路１０２に内蔵
する変換器１２１のブロック図である。
する変換器１２１のブロック図である。
【図６】本実施例に使用する符号化回路１０３のブロッ
ク図である。
ク図である。
【図７】本実施例に使用する復号化回路１１３のブロッ
ク図である。
ク図である。
【図８】本実施例に使用する速度変換回路１１４に内蔵
する変換器１４１のブロック図である。
する変換器１４１のブロック図である。
１ 送信部 ２ 受信部 ３ 伝送路 １０１ 速度変換回路（１−Ｎ／４ ＣＯＮＶ） １０２ 速度変換回路（２−１ ＣＯＮＶ） １０３ 符号化回路（ＥＮＣ） １０４ 速度変換回路（Ｍ／ｍ−１ ＣＯＮＶ） １０５ マッピング回路（ＭＡＰ） １０６ 変調回路（ＱＡＭ ＭＯＤ） １１１ 復調回路（ＱＡＭ ＤＥＭ） １１２ 速度変換回路（１−Ｍ／ｍ ＣＯＮＶ） １１３ 復号化回路（ＤＥＣ） １１４ 速度変換回路（１−２ ＣＯＮＶ） １１５ 速度変換回路（Ｎ／４−１ ＣＯＮＶ） １２１ 変換器（２−１ ＣＯＮＶ） １３１ 偶数パリティ符号器 １３２ 奇数パリティ符号器 １３３ セレクタ １７１ 誤り訂正回路 １７２ 符号同期回路 １８１ 変換器（１−２ ＣＯＮＶ） ７２１ フレームパルス発生回路 ７２２ ＥＸ−ＯＲゲート ７２３ パリティ演算回路 ７２４ パリティビット比較器 ７２５ フレーム同期判定回路
Claims (3)
- 【請求項１】 送信部が８列からなる第１の信号列を符
号化率Ｒ＝Ｎ／Ｍで誤り訂正符号化するとともに２m 値
直交振幅変調した無線信号（Ｎ，Ｍおよびｍは自然数で
あり、ＭはＮより大きいとともに４以上であるｍの倍数
である）に変換して伝送路に送出し、受信部が前記送信
部の送信したと同じ信号形式の無線信号を前記伝送路か
ら受けこの無線信号を前記第１の信号列と同じ信号形式
の第２の信号列に変換する符号化変調方式において、 前記送信部が、前記第１の信号列をＮ／４ビット単位で
１対（Ｎ／４）に直列並列変換して２Ｎ列の第３の信号
列を生じる第１の速度変換回路と、前記第３の信号列を
それぞれ２対１に並列直列変換してＮ列の第４の信号列
を生じるとともに前記第１の信号列におけるＮ／４ビッ
ト幅をフレームの幅とする第１のフレームパルスを生じ
る第２の速度変換回路と、前記第４の信号列と前記第１
のフレームパルスと予め定めた冗長符号とに応答し前記
フレームの前半と後半とで互いに異なる符号則に従って
前記第４の信号列を誤り訂正符号化したＭ列の冗長化符
号列を生じる符号化回路と、前記冗長化符号列を（Ｍ／
ｍ）対１に並列直列変換してｍ列の変調信号列を生じる
第３の速度変換回路と、前記変調信号列をそのｍビット
の信号に応じた信号点の座標を表わすｍ列のマッピング
信号に変換するマッピング回路と、前記マッピング信号
に応答して２m 値直交振幅変調を行うことにより前記伝
送路に送出する前記無線信号を生じる変調回路とを備
え、 前記受信部が、前記伝送路からの前記無線信号を復調し
てｍ列の復調信号列を生じる復調回路と、前記復調信号
列を１対（Ｍ／ｍ）に変換してＭ列の第５の信号列を生
じる第４の速度変換回路と、前記第５の信号列を受けて
前記フレームの幅の第２のフレームパルスを生じるとと
もにこのフレームの前半と後半とで互いに異なる符号則
に従って前記第５の信号列の誤り訂正および前記冗長符
号の削除を行ってＮ列の復号化信号列を生じる復号化回
路と、前記復号化信号列と前記第２のフレームパルスと
に応答し前記復号化信号列を２対１に並列直列変換した
２Ｎ列の第６の信号列を生じる第５の速度変換回路と、
前記第６の信号列を（Ｎ／４）対１に並列直列変換して
前記第２の信号列を生じる第６の速度変換回路とを有す
ることを特徴とする符号化変調方式。 - 【請求項２】 前記符号化回路が、前記フレームの前半
と後半とを互いに異なるパリティ符号則で誤り訂正符号
化した前記冗長化符号列を生じ、 前記復号化回路が、前記第５の信号列が前記フレームの
前半と後半とにおいて互いに異なるパリティ符号則で誤
り訂正符号化されていることを前提として前記第５の信
号列のフレーム同期をとる手段を備えることを特徴とす
る請求項１記載の符号化変調方式。 - 【請求項３】 前記復号化回路が、装置クロックに応答
して前記フレームの幅の第３のフレームパルスを生じる
フレームパルス発生回路と、フレーム同期判定信号と前
記第３のフレームパルスとの排他的論理和をとって前記
第２のフレームパルスを生じるＥＸ−ＯＲゲートと、前
記第２のフレームパルスと前記第５の信号列とに応答し
前記フレームの前半と後半とでパリティ則を切り替えて
前記第５の信号列Ｓ９のパリティ演算を行いこの演算結
果のパリティビットを生じるパリティ演算回路と、前記
第５の信号列のパリティビットと前記パリティ演算回路
からのパリティビットとを前記第２のフレームパルスを
基準にして前記フレームの幅の１／２期間ごとに比較し
この比較結果を表わすパリティビット比較結果信号とパ
リティエラーを示すパリティエラー信号とを生じるパリ
ティビット比較器と、前記パリティエラー信号の数が予
め定めた閾値より大きい場合には前記パリティ演算の非
同期を表わす前記フレーム同期信号を生じるフレーム同
期判定回路とを有することを特徴とする請求項２記載の
符号化変調方式。
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