JPH0797568B2 - ▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法 - Google Patents
▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法Info
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- JPH0797568B2 JPH0797568B2 JP9991688A JP9991688A JPH0797568B2 JP H0797568 B2 JPH0797568 B2 JP H0797568B2 JP 9991688 A JP9991688 A JP 9991688A JP 9991688 A JP9991688 A JP 9991688A JP H0797568 B2 JPH0797568 B2 JP H0797568B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はIII−Ｖ族化合物半導体素子の製造方法に関す
る。
る。
従来、イオン注入等により能動領域を形成し、さらに能
動領域にパッシベーション膜、半導体層等を形成してII
I−Ｖ族化合物半導体装置を製造している。しかし、イ
オン注入後に行うイオン注入アニール方法としてAsH3や
PH3ガスを用いる所謂キャップレスアニール法は広く利
用されているが、この方法は単にイオン注入層を活性化
させるだけの機能した持合せていない。パッシベーショ
ン膜等はアニールとは別の装置で製造していた。またII
I−Ｖ族化合物半導体表面への安定化パッシベーション
膜を形成する場合には一般にＶ族元素の蒸気圧が高いこ
とを心配する余り、該化合物半導体表面の自然酸化物を
除去せずに誘電体膜を低温形成したり、Ｖ族元素の蒸発
を心配してAsH3やPH3雰囲気にて高温熱処理により自然
酸化物を除去した後も低温まで該雰囲気中に暴露してい
るので該化合物半導体表面に遊離AsやＰの存在、乃至表
面の化学量論組成がＶ族リッチの傾向であった。
動領域にパッシベーション膜、半導体層等を形成してII
I−Ｖ族化合物半導体装置を製造している。しかし、イ
オン注入後に行うイオン注入アニール方法としてAsH3や
PH3ガスを用いる所謂キャップレスアニール法は広く利
用されているが、この方法は単にイオン注入層を活性化
させるだけの機能した持合せていない。パッシベーショ
ン膜等はアニールとは別の装置で製造していた。またII
I−Ｖ族化合物半導体表面への安定化パッシベーション
膜を形成する場合には一般にＶ族元素の蒸気圧が高いこ
とを心配する余り、該化合物半導体表面の自然酸化物を
除去せずに誘電体膜を低温形成したり、Ｖ族元素の蒸発
を心配してAsH3やPH3雰囲気にて高温熱処理により自然
酸化物を除去した後も低温まで該雰囲気中に暴露してい
るので該化合物半導体表面に遊離AsやＰの存在、乃至表
面の化学量論組成がＶ族リッチの傾向であった。
上述した従来のイオン注入動作層やコンタクト層を用い
るIII−Ｖ族化合物半導体装置の製造方法は該イオン注
入層の活性化とそれに続く表面安定化パッシベーション
膜の形成工程は各々別々に行なわれていること及び表面
安定化パッシベーション膜を形成する際、該化合物半導
体表面に存在する自然酸化物を除去せずに形成したり、
除去したとしても化合物半導体表面の化学量論組成がど
ちらかというとＶ族リッチな組成にズレているか、又は
プラズマや紫外線照射等によるダメージが導入されてし
まう方法により自然酸化物除去を行なってから膜形成を
行なっているので化合物半導体表面が電気的にも熱的に
も素子特性の安定化及び製造工程の簡略化という観点か
ら欠点となっていた。
るIII−Ｖ族化合物半導体装置の製造方法は該イオン注
入層の活性化とそれに続く表面安定化パッシベーション
膜の形成工程は各々別々に行なわれていること及び表面
安定化パッシベーション膜を形成する際、該化合物半導
体表面に存在する自然酸化物を除去せずに形成したり、
除去したとしても化合物半導体表面の化学量論組成がど
ちらかというとＶ族リッチな組成にズレているか、又は
プラズマや紫外線照射等によるダメージが導入されてし
まう方法により自然酸化物除去を行なってから膜形成を
行なっているので化合物半導体表面が電気的にも熱的に
も素子特性の安定化及び製造工程の簡略化という観点か
ら欠点となっていた。
本発明の目的は上述の欠点を解決し、自然酸化物がな
く、半導体表面の化学量論組成が制御された状態で表面
安定化パッシベーション膜を形成できる方法を提供する
ことにある。
く、半導体表面の化学量論組成が制御された状態で表面
安定化パッシベーション膜を形成できる方法を提供する
ことにある。
本発明はイオン注入層の活性化アニールをAsH3又はPH3
ガス雰囲気中で700℃〜1000℃で熱処理してから同一炉
内で連続して400℃〜650℃程度に降温後、該AsH3又はPH
3ガスの供給を止めて水素雰囲気中にて所定時間熱処理
して遊離AsやＰを蒸着させることにより該化合物半導体
表面の化学量論組成をＶ族リッチな表面にせず、しかも
自然酸化物のない表面を保った状態で表面安定化パッシ
ベーション膜を形成する工程を具備している。このよう
に本発明は一貫連続工程を採用しているため、製造工程
の簡略化による素子製造コスト低減と化合物半導体素子
特性の電気的，熱的安定性を向上させ、ひいては素子の
電気的特性の安定化のみならず信頼性向上をもたらすと
いう長所を有している。
ガス雰囲気中で700℃〜1000℃で熱処理してから同一炉
内で連続して400℃〜650℃程度に降温後、該AsH3又はPH
3ガスの供給を止めて水素雰囲気中にて所定時間熱処理
して遊離AsやＰを蒸着させることにより該化合物半導体
表面の化学量論組成をＶ族リッチな表面にせず、しかも
自然酸化物のない表面を保った状態で表面安定化パッシ
ベーション膜を形成する工程を具備している。このよう
に本発明は一貫連続工程を採用しているため、製造工程
の簡略化による素子製造コスト低減と化合物半導体素子
特性の電気的，熱的安定性を向上させ、ひいては素子の
電気的特性の安定化のみならず信頼性向上をもたらすと
いう長所を有している。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例を示す図で、GaAsショットキ接合型
電界効果トランジスタの製造工程概略図である。先ず第
１図Ｂに示す様に半絶縁性GaAs基板１にフォトリソグラ
フィーによる選択イオン注入法によりＮ型不純物イオン
であるシリコン（Si）イオンをＮ型能動層領域２及びソ
ース・ドレインのコンタクト層となる領域３にＮ型高濃
度層となるように各々選択的に注入する。次いで本発明
の方法により該イオン注入層を活性化してから連続して
200℃〜600℃程度の低温でシリコン窒化膜，シリコン酸
化膜，窒化アルミニウム膜等の誘電体膜乃至高比抵抗ア
ルミニウムガリウム砒素，インジウムガリウム砒素等の
III−Ｖ族混晶半導体層が形成できる。化学蒸着成長装
置（CVD装置）に該半導体基板を装填する。先ずイオン
注入層を活性化するためにAsH3ガスを数torr含む水素又
はアルゴンガス雰囲気中にて850℃15分間程度熱処理し
てから500℃程度に降温後AsH3ガスの供給を中断して水
素ガスのみの雰囲気中にて５〜15分間熱処理する。次い
で引続き同一炉内で400℃程度に降温してシリコン窒化
膜等の誘電体膜あるいは500℃程度でAlxGa1-xAs等の高
比抵抗III−Ｖ族混晶半導体膜４を所定厚さ成長する
（第１図Ｃ）。本実施例でシリコン窒化膜を採用した。
次いで第１図Ｄに示す様に通常のフォトリソグラフィー
とドライエッチング法及び化学エッチング法により該誘
電体膜４に開口部を設けた後、電界効果トランジスタの
ゲート電極５となるショットキ接合を2000〜5000Å程度
の厚さにアルミニウムやチタン・白金・金を蒸着して形
成する。然る後ソース・ドレイン領域３上の誘電体膜を
除去し、この領域３へのオーミックコンタクト用メタル
としてAuGe/Niを該誘電体膜をスペーサとするレジスト
リフトオフ技術を用いて被着形成後350℃〜500℃数分間
アロイ熱処理してソース・ドレイン電極へのオーミック
コンタクト層6,7を形成する（第１図Ｅ）。引続き層間
絶縁膜としてのシリコン酸化膜８を所定厚さ、先のオー
ミックコンタクト層6,7形成用のアロイ熱処理温度より
も低温にて成長（第１図Ｆ）後、ソース・ドレイン及び
ゲート引出し電極領域と通常のフォトリソグラフィーと
ドライエッチング法により層間絶縁膜８に開口部を形成
してからチタン・白金・金のソース電極9,ドレイン電極
10,ゲート引出部電極をスパッタ法等により所定厚さ被
着後、イオンミリング法等により加工して第１図Ａに示
すGaAsショットキ接合型電界効果トランジスタを完成す
る。
は本発明の一実施例を示す図で、GaAsショットキ接合型
電界効果トランジスタの製造工程概略図である。先ず第
１図Ｂに示す様に半絶縁性GaAs基板１にフォトリソグラ
フィーによる選択イオン注入法によりＮ型不純物イオン
であるシリコン（Si）イオンをＮ型能動層領域２及びソ
ース・ドレインのコンタクト層となる領域３にＮ型高濃
度層となるように各々選択的に注入する。次いで本発明
の方法により該イオン注入層を活性化してから連続して
200℃〜600℃程度の低温でシリコン窒化膜，シリコン酸
化膜，窒化アルミニウム膜等の誘電体膜乃至高比抵抗ア
ルミニウムガリウム砒素，インジウムガリウム砒素等の
III−Ｖ族混晶半導体層が形成できる。化学蒸着成長装
置（CVD装置）に該半導体基板を装填する。先ずイオン
注入層を活性化するためにAsH3ガスを数torr含む水素又
はアルゴンガス雰囲気中にて850℃15分間程度熱処理し
てから500℃程度に降温後AsH3ガスの供給を中断して水
素ガスのみの雰囲気中にて５〜15分間熱処理する。次い
で引続き同一炉内で400℃程度に降温してシリコン窒化
膜等の誘電体膜あるいは500℃程度でAlxGa1-xAs等の高
比抵抗III−Ｖ族混晶半導体膜４を所定厚さ成長する
（第１図Ｃ）。本実施例でシリコン窒化膜を採用した。
次いで第１図Ｄに示す様に通常のフォトリソグラフィー
とドライエッチング法及び化学エッチング法により該誘
電体膜４に開口部を設けた後、電界効果トランジスタの
ゲート電極５となるショットキ接合を2000〜5000Å程度
の厚さにアルミニウムやチタン・白金・金を蒸着して形
成する。然る後ソース・ドレイン領域３上の誘電体膜を
除去し、この領域３へのオーミックコンタクト用メタル
としてAuGe/Niを該誘電体膜をスペーサとするレジスト
リフトオフ技術を用いて被着形成後350℃〜500℃数分間
アロイ熱処理してソース・ドレイン電極へのオーミック
コンタクト層6,7を形成する（第１図Ｅ）。引続き層間
絶縁膜としてのシリコン酸化膜８を所定厚さ、先のオー
ミックコンタクト層6,7形成用のアロイ熱処理温度より
も低温にて成長（第１図Ｆ）後、ソース・ドレイン及び
ゲート引出し電極領域と通常のフォトリソグラフィーと
ドライエッチング法により層間絶縁膜８に開口部を形成
してからチタン・白金・金のソース電極9,ドレイン電極
10,ゲート引出部電極をスパッタ法等により所定厚さ被
着後、イオンミリング法等により加工して第１図Ａに示
すGaAsショットキ接合型電界効果トランジスタを完成す
る。
第２図は本発明の第２の実施例の図で、InPMIS型電界効
果トランジスタの製造工程を示す概略図である。先づ半
絶縁性InP基板11にｎ型能動層12及びソース・ドレイン
の高濃度Ｎ型コンタクト層領域となる領域13にフォトリ
ソグラフィーにより各々選択的にシリコンイオン注入を
行なう。次いでゲート電極を形成すべき領域をH3PO
4（リン酸）とH2O2（過酸化水素）水溶液やHCl（塩酸）
水溶液等の化学エッチング液にて所謂リセスエッチング
を行なう。然る後本発明の方法により該イオン注入層の
活性化と界面制御された誘電体膜乃至III−Ｖ混晶半導
体膜14を同一反応炉内で連続して形成する（第２図
Ｂ）。
果トランジスタの製造工程を示す概略図である。先づ半
絶縁性InP基板11にｎ型能動層12及びソース・ドレイン
の高濃度Ｎ型コンタクト層領域となる領域13にフォトリ
ソグラフィーにより各々選択的にシリコンイオン注入を
行なう。次いでゲート電極を形成すべき領域をH3PO
4（リン酸）とH2O2（過酸化水素）水溶液やHCl（塩酸）
水溶液等の化学エッチング液にて所謂リセスエッチング
を行なう。然る後本発明の方法により該イオン注入層の
活性化と界面制御された誘電体膜乃至III−Ｖ混晶半導
体膜14を同一反応炉内で連続して形成する（第２図
Ｂ）。
イオン注入層の活性化はPH3ガス数torr〜数100torrを含
む水素又はアルゴン雰囲気中にて650℃〜800℃15分間熱
処理してから350℃〜500℃に降温後PH3ガスの供給を中
断して水素ガスのみの雰囲気中で５〜15分間熱処理す
る。次いで引続き同一炉内で300℃〜400℃程度に降温し
てアンモニウムガスとトリメチルアルミニウムガスの化
学蒸着法による窒化アルミニウム膜等の誘電体膜やIII
−Ｖ混晶半導体膜を所定厚さ成長する。本実施例では窒
化アルミニウム膜を採用した。次いでソース・ドレイン
領域３上の窒化アルミニウム膜14を選択的に除去してソ
ース・ドレイン領域13を露出した後、通常のフォトレジ
ストを用いるリフトオフ法により該誘電体膜をスペーサ
層としてAuGe/Ni等のオーミックメタルを蒸着後350℃〜
450℃数分間熱処理してInP MIS型電界効果トランジスタ
のソース・ドレインオーミック電極15,16を形成する
（第２図Ｃ）。引続きゲート電極17となるアルミニウム
を4000〜5000Åリフトオフ技術による蒸着法ににより形
成して第２図Ｄの構造を得る。その後は前記実施例に基
づいてシリコン酸化膜等の層間絶縁膜18形成（第２図
Ｅ）後、ソース電極19,ドレイン電極20をチタン・白金
・金による多層金属膜により形成して第２図Ａに示すIn
P MIS型電界効果トラジスタを完成する。
む水素又はアルゴン雰囲気中にて650℃〜800℃15分間熱
処理してから350℃〜500℃に降温後PH3ガスの供給を中
断して水素ガスのみの雰囲気中で５〜15分間熱処理す
る。次いで引続き同一炉内で300℃〜400℃程度に降温し
てアンモニウムガスとトリメチルアルミニウムガスの化
学蒸着法による窒化アルミニウム膜等の誘電体膜やIII
−Ｖ混晶半導体膜を所定厚さ成長する。本実施例では窒
化アルミニウム膜を採用した。次いでソース・ドレイン
領域３上の窒化アルミニウム膜14を選択的に除去してソ
ース・ドレイン領域13を露出した後、通常のフォトレジ
ストを用いるリフトオフ法により該誘電体膜をスペーサ
層としてAuGe/Ni等のオーミックメタルを蒸着後350℃〜
450℃数分間熱処理してInP MIS型電界効果トランジスタ
のソース・ドレインオーミック電極15,16を形成する
（第２図Ｃ）。引続きゲート電極17となるアルミニウム
を4000〜5000Åリフトオフ技術による蒸着法ににより形
成して第２図Ｄの構造を得る。その後は前記実施例に基
づいてシリコン酸化膜等の層間絶縁膜18形成（第２図
Ｅ）後、ソース電極19,ドレイン電極20をチタン・白金
・金による多層金属膜により形成して第２図Ａに示すIn
P MIS型電界効果トラジスタを完成する。
以上説明したように本発明はイオン注入を活性化して能
動層とするGaAsショットキ接合型電界効果トランジスタ
やInP MIS型電界効果トランジスタの製造においてAsH3
やPH3ガスを用いる所謂キャップレスアニールとその後
引続いて同一炉内にて該化合物半導体基板表面を安定化
させるために所定温度にて水素ガス雰囲気熱処理を施し
てからシリコン窒化膜や窒化アルミニウム等の誘電体膜
乃至アルミニウム・ガリウム砒素等の高比抵抗III−Ｖ
族混晶半導体膜を連続して同一炉内で形成することによ
り該化合物半導体基板表面に自然酸化物を残したり、Ｖ
族元素リッチな化学量論表面とせずに界面組成，界面特
性を制御した表面安定化パッシベーションを形成して素
子特性の電気的，熱的安定性を向上させて信頼度を向上
させるばかりでなく該化合物半導体素子の製造工程の簡
略化による製造コスト低減や歩留向上を達成することが
出来る。
動層とするGaAsショットキ接合型電界効果トランジスタ
やInP MIS型電界効果トランジスタの製造においてAsH3
やPH3ガスを用いる所謂キャップレスアニールとその後
引続いて同一炉内にて該化合物半導体基板表面を安定化
させるために所定温度にて水素ガス雰囲気熱処理を施し
てからシリコン窒化膜や窒化アルミニウム等の誘電体膜
乃至アルミニウム・ガリウム砒素等の高比抵抗III−Ｖ
族混晶半導体膜を連続して同一炉内で形成することによ
り該化合物半導体基板表面に自然酸化物を残したり、Ｖ
族元素リッチな化学量論表面とせずに界面組成，界面特
性を制御した表面安定化パッシベーションを形成して素
子特性の電気的，熱的安定性を向上させて信頼度を向上
させるばかりでなく該化合物半導体素子の製造工程の簡
略化による製造コスト低減や歩留向上を達成することが
出来る。
第１図は本発明によるGaAsショットキ接合型電界効果ト
ランジスタの製造工程概略図である。 １……GaAs半絶縁性基板、２……ｎ型GaAs能動層、３…
…ソース・ドレインＮ型高濃度層、４……シリコン窒化
膜、５……ゲート電極、６……ソース・オーミックコン
タクト層、７……ドレインオーミックコンタクト層、８
……層間絶縁膜（シリコン酸化膜）、９……ソース電
極、10……ドレイン電極。 第２図は本発明によるInP MIS型電界効果トランジスタ
の製造工程概略図である。 11……半絶縁性InP基板、12……ｎ型InP能動層、13……
ソース・ドレインＮ型高濃度層、14……ゲート絶縁膜
（窒化アルミニウム）、15……オーミックコンタクト
層、16……オーミックコンタクト層、17……ゲート電
極、18……層間絶縁膜（シリコン酸化膜）、19……ソー
ス電極、20……ドレイン電極。
ランジスタの製造工程概略図である。 １……GaAs半絶縁性基板、２……ｎ型GaAs能動層、３…
…ソース・ドレインＮ型高濃度層、４……シリコン窒化
膜、５……ゲート電極、６……ソース・オーミックコン
タクト層、７……ドレインオーミックコンタクト層、８
……層間絶縁膜（シリコン酸化膜）、９……ソース電
極、10……ドレイン電極。 第２図は本発明によるInP MIS型電界効果トランジスタ
の製造工程概略図である。 11……半絶縁性InP基板、12……ｎ型InP能動層、13……
ソース・ドレインＮ型高濃度層、14……ゲート絶縁膜
（窒化アルミニウム）、15……オーミックコンタクト
層、16……オーミックコンタクト層、17……ゲート電
極、18……層間絶縁膜（シリコン酸化膜）、19……ソー
ス電極、20……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｃ 21/338 29/78 29/812 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (1)
- 【請求項１】III−Ｖ族化合物半導体の所定領域に選択
的にＮ型又はＰ型不純物イオンを注入する工程と、イオ
ン注入層をアルシン（AsH3）ガス又はフォスフィン（PH
3）ガス雰囲気中で所定時間熱処理し、さらに、前記熱
処理温度よりも低い温度に降温後アルシンガス又はフォ
スフィンガスの供給を止めて水素雰囲気中にて所定時間
熱処理した後、引続き同一炉内で前記化合物半導体にシ
リコン窒化膜，シリコン酸化膜，窒化アルミニウム膜，
窒化ガリウム膜の誘電体乃至アルミニウムガリウム砒
素、あるいはインジウムガリウム砒素のIII−Ｖ族混晶
半導体層を形成する工程を少くとも具備していることを
特徴とするIII−Ｖ族化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991688A JPH0797568B2 (ja) | 1988-04-21 | 1988-04-21 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9991688A JPH0797568B2 (ja) | 1988-04-21 | 1988-04-21 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01270219A JPH01270219A (ja) | 1989-10-27 |
| JPH0797568B2 true JPH0797568B2 (ja) | 1995-10-18 |
Family
ID=14260103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9991688A Expired - Lifetime JPH0797568B2 (ja) | 1988-04-21 | 1988-04-21 | ▲ｉｉｉ▼−▲ｖ▼族化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797568B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2698609B2 (ja) * | 1988-06-14 | 1998-01-19 | 株式会社東芝 | 化合物半導体装置の製造方法 |
-
1988
- 1988-04-21 JP JP9991688A patent/JPH0797568B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01270219A (ja) | 1989-10-27 |
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