JP2760531B2 - 赤外線検出用集積回路の製造方法 - Google Patents
赤外線検出用集積回路の製造方法Info
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Description
【発明の詳細な説明】 本発明は、埋設PINホトダイオード、ゲートをPINホト
ダイオードに接続する接合形電界効果トランジスタＪ−
FETおよびこのトランジスタに接続する抵抗器Ｒを設け
た半絶縁基体を有する赤外線検出用集積回路を製造する
にあたり、半導体材料のエピタキシャル層の第１構造
１、２、３を成長させてＪ−FETタイプのトランジスタ
を形成する工程、半導体材料のエピタキシャル層の第２
構造６′、５、６を成長させてPINホトダイオードを形
成する工程、およびピットを腐食して層の第２構造を形
成する工程を含み、ピットを腐食する工程をエピタキシ
ャル層の第１構造１、２、３が成長した後に行い、この
腐食工程はこの第１構造を貫通して基体内まで行い、お
よびエピタキシャル層の第２構造６′、５、６の成長
を、この第２構造がピット内に限定されるように制限
し、およびその上面を層の第１構造の面と同一平面上に
する方法に関する。
ダイオードに接続する接合形電界効果トランジスタＪ−
FETおよびこのトランジスタに接続する抵抗器Ｒを設け
た半絶縁基体を有する赤外線検出用集積回路を製造する
にあたり、半導体材料のエピタキシャル層の第１構造
１、２、３を成長させてＪ−FETタイプのトランジスタ
を形成する工程、半導体材料のエピタキシャル層の第２
構造６′、５、６を成長させてPINホトダイオードを形
成する工程、およびピットを腐食して層の第２構造を形
成する工程を含み、ピットを腐食する工程をエピタキシ
ャル層の第１構造１、２、３が成長した後に行い、この
腐食工程はこの第１構造を貫通して基体内まで行い、お
よびエピタキシャル層の第２構造６′、５、６の成長
を、この第２構造がピット内に限定されるように制限
し、およびその上面を層の第１構造の面と同一平面上に
する方法に関する。
本発明は、特に電気通信分野において1.3〜1.55μｍ
波長で使用する赤外線検出器の製造に使用することがで
きる。本発明による装置は、例えば光導波管に連結する
ことができる。
波長で使用する赤外線検出器の製造に使用することがで
きる。本発明による装置は、例えば光導波管に連結する
ことができる。
PINホトダイオード、Ｊ−FETタイプの電界効果トラン
ジスタおよび抵抗からなる集積光検出器を製造する方法
は英国特許出願（GB）第2168528号明細書に記載されて
いる。この方法では、先づピットを絶縁体InP基体に腐
食により形成してホトダイオードを形成する層を受ける
ようにしている。これらの層はn+−形の緩衝層からな
り、またこの層はダイオードに対してｎ接触として作用
し、イオン注入によりまたはLPEにより形成し；および
ｎ−形のGaInAsの埋設エピタキシャル層はLPEで形成さ
れ、ピットを充填し、ピットを流出させ、および周囲区
域上に平坦に延在させている。この方法はInPの基体に
より包囲された材料で充填されたピットの上部が露出す
るまで、n-−形のGaInAsのこの平坦層を腐食し；装置の
全表面上のｎ−形のGaInAsまたはｎ−形のGaInAsPのLPE
によるエピタキシャル成長によりＪ−FETのチャネル区
域を形成し;p−形のGaInAsまたはｐ−形のInPのLPEによ
るエピタキシャル成長によりＪ−FETのゲートを形成
し；亜鉛原子の局部拡散によりダイオードのｐ−タイプ
区域、およびダイオード、Ｊ−FETのゲートおよび形成
すべき抵抗体の相互連結を形成する工程からなる。最後
にこの方法は接続区域を除いて素子を絶縁する腐食工
程、および層を堆積して抵抗体および電気的接触を形成
する工程からなる。特に、ダイオードのｎ−接触はダイ
オードのまわりにMESAを形成する間にn+−形InP層を露
出して形成している。このダイオードの照明は基体の背
面を介して行われている。
ジスタおよび抵抗からなる集積光検出器を製造する方法
は英国特許出願（GB）第2168528号明細書に記載されて
いる。この方法では、先づピットを絶縁体InP基体に腐
食により形成してホトダイオードを形成する層を受ける
ようにしている。これらの層はn+−形の緩衝層からな
り、またこの層はダイオードに対してｎ接触として作用
し、イオン注入によりまたはLPEにより形成し；および
ｎ−形のGaInAsの埋設エピタキシャル層はLPEで形成さ
れ、ピットを充填し、ピットを流出させ、および周囲区
域上に平坦に延在させている。この方法はInPの基体に
より包囲された材料で充填されたピットの上部が露出す
るまで、n-−形のGaInAsのこの平坦層を腐食し；装置の
全表面上のｎ−形のGaInAsまたはｎ−形のGaInAsPのLPE
によるエピタキシャル成長によりＪ−FETのチャネル区
域を形成し;p−形のGaInAsまたはｐ−形のInPのLPEによ
るエピタキシャル成長によりＪ−FETのゲートを形成
し；亜鉛原子の局部拡散によりダイオードのｐ−タイプ
区域、およびダイオード、Ｊ−FETのゲートおよび形成
すべき抵抗体の相互連結を形成する工程からなる。最後
にこの方法は接続区域を除いて素子を絶縁する腐食工
程、および層を堆積して抵抗体および電気的接触を形成
する工程からなる。特に、ダイオードのｎ−接触はダイ
オードのまわりにMESAを形成する間にn+−形InP層を露
出して形成している。このダイオードの照明は基体の背
面を介して行われている。
同じプロセス中にＪ−FETタイプのトランジスタおよ
びPINダイオードを形成するために、これらの素子を形
成するのに必要とする層の厚さおよびこれらの層のドー
ピングを正確に制御する必要がある。なぜならば、これ
らの厚さおよびこれらのドーピングはこれらの素子を構
成する層の構造により相違するためである。
びPINダイオードを形成するために、これらの素子を形
成するのに必要とする層の厚さおよびこれらの層のドー
ピングを正確に制御する必要がある。なぜならば、これ
らの厚さおよびこれらのドーピングはこれらの素子を構
成する層の構造により相違するためである。
既知の方法によれば、特にダイオードのｐ−形区域を
形成するｐ−形層は使用において、選択できるようにす
るために種々の厚さにすることができる。厚い厚さは、
ダイオードの性能を低下する低い量子効率を与える。
形成するｐ−形層は使用において、選択できるようにす
るために種々の厚さにすることができる。厚い厚さは、
ダイオードの性能を低下する低い量子効率を与える。
更に、既知の方法によればダイオードを最適な性能を
与えない簡単なヘテロ−構造から形成することができな
い。
与えない簡単なヘテロ−構造から形成することができな
い。
更に、既知の方法では、各層は与えられた成長ドーピ
ングによるLPEにより形成し、特にトランジスタを得る
ためにｐ−形GaInAsの層またはｐ−形InPの層をLPEによ
りｎ−形GaInAsまたはｎ−形GaInAs層の表面に形成して
いる。
ングによるLPEにより形成し、特にトランジスタを得る
ためにｐ−形GaInAsの層またはｐ−形InPの層をLPEによ
りｎ−形GaInAsまたはｎ−形GaInAs層の表面に形成して
いる。
第１層をドープする種が反応器を汚染し、それ故その
形成中に第２層を汚染するために、同じ技術により一方
の表面に対して他方の表面に対向する導電形の２層を形
成することは困難なことである。また、同じ技術で異な
るレベルでドープした同じ導電形の２層を形成すること
は、転移が急でなく、かつ層の差別化に乏しいために困
難である。それ故、上述するように同じ技術によりダイ
オードのn+−形の層およびｎ−形の層を形成するのに注
意が払われていない。
形成中に第２層を汚染するために、同じ技術により一方
の表面に対して他方の表面に対向する導電形の２層を形
成することは困難なことである。また、同じ技術で異な
るレベルでドープした同じ導電形の２層を形成すること
は、転移が急でなく、かつ層の差別化に乏しいために困
難である。それ故、上述するように同じ技術によりダイ
オードのn+−形の層およびｎ−形の層を形成するのに注
意が払われていない。
あるいは、既知の方法は腐食処理を行って異なる材料
の２つの領域、すなわち、ピットにおけるダイオードの
ｎ−形区域に相当するn-−形GaInAsの第１領域および第
１領域を囲み、かつInPの基体の材料から形成される第
２領域からなる面を露出する工程を含んでいる。この腐
食処理は、平坦面を得る必要がある場合には極めて困難
である。なぜならば、GaInAsおよびInPのような異なる
材料の腐食が著しく異なる速度で生ずるためである。そ
れ故、この工程は絶対に避けるようにする必要がある。
の２つの領域、すなわち、ピットにおけるダイオードの
ｎ−形区域に相当するn-−形GaInAsの第１領域および第
１領域を囲み、かつInPの基体の材料から形成される第
２領域からなる面を露出する工程を含んでいる。この腐
食処理は、平坦面を得る必要がある場合には極めて困難
である。なぜならば、GaInAsおよびInPのような異なる
材料の腐食が著しく異なる速度で生ずるためである。そ
れ故、この工程は絶対に避けるようにする必要がある。
また、上述する既知の装置は基体の背面を介してのみ
照明でき、光検出器装置が分離素子でなく、しかも集積
回路に組込む場合には望ましくない。後者の組込む場合
には、装置は記載の上面を介して照明できるようにする
必要がある。
照明でき、光検出器装置が分離素子でなく、しかも集積
回路に組込む場合には望ましくない。後者の組込む場合
には、装置は記載の上面を介して照明できるようにする
必要がある。
本発明の目的は上述する欠点を除去することができ、
かつ単一手段で操作できる光検出器を製造する方法を提
供することである。
かつ単一手段で操作できる光検出器を製造する方法を提
供することである。
本発明は本文の最初に記載する方法において、第１構
造の層および第２構造の層のエピタキシャル成長を、蒸
気相からの成長方法により輸送ガスを用いて残留成長ド
ーピング以外のドーピングを施さずに行い、トランジス
タおよびダイオードのｎ−およびｐ−導電形の区域をそ
れぞれｎ−およびｐ−導電形を得るのに適当な種の注入
または拡散から選択される方法により得、PINダイオー
ドに対するn++−形の接触層（４）を得るために、ｎ−
導電形を得るのに適当なタイプのイオン注入を、エピタ
キシャル層の第２構造の成長前に、基体の材料における
ピットの底部上に制限して行い、およびこの注入のアニ
ーリングを制御雰囲気において層のこの第２構造のエピ
タキシャル成長に用いる反応器のチャンバーで行うこと
を特徴とする。
造の層および第２構造の層のエピタキシャル成長を、蒸
気相からの成長方法により輸送ガスを用いて残留成長ド
ーピング以外のドーピングを施さずに行い、トランジス
タおよびダイオードのｎ−およびｐ−導電形の区域をそ
れぞれｎ−およびｐ−導電形を得るのに適当な種の注入
または拡散から選択される方法により得、PINダイオー
ドに対するn++−形の接触層（４）を得るために、ｎ−
導電形を得るのに適当なタイプのイオン注入を、エピタ
キシャル層の第２構造の成長前に、基体の材料における
ピットの底部上に制限して行い、およびこの注入のアニ
ーリングを制御雰囲気において層のこの第２構造のエピ
タキシャル成長に用いる反応器のチャンバーで行うこと
を特徴とする。
特に、本発明の方法を実施する条件において、本発明
は次の利点を有する： 装置の厚さは既知の装置の厚さより薄く、ダイオード
構造を受けるためにピットを腐食する工程を行う場合
に、トランジスタの層がすでに形成されている。
は次の利点を有する： 装置の厚さは既知の装置の厚さより薄く、ダイオード
構造を受けるためにピットを腐食する工程を行う場合
に、トランジスタの層がすでに形成されている。
層の厚さ、成分およびトーピング濃度は、ドーピング
が層の成長に関係なく作用し、および残留ドーピング濃
度において作用するために、より正確に制御する必要が
ある。このために、ダイオードのｐ−形層は薄い厚さを
有し，それ故量子効率が改善される。他方において、単
一および二重ヘテロ−構造から形成されたダイオード
は、ダイオードの積層の形成をトランジスタの形成と関
係なく得るようにして、形成することができる。このた
めに、最適な性能を有するダイオードを得ることができ
る。すべての層は最適なドーピッグ レベルおよび最適
な厚さを有するようにできる、更にエピタキシャル層の
順次形成に用いる反応器のチャンバーにおける注入アニ
ーリング（implantation annealing）の実施は処理の簡
単化、時間の節約および表面の劣化を避ける制御雰囲気
におけるこのアニーリングの実施の選択を得るようにす
る。
が層の成長に関係なく作用し、および残留ドーピング濃
度において作用するために、より正確に制御する必要が
ある。このために、ダイオードのｐ−形層は薄い厚さを
有し，それ故量子効率が改善される。他方において、単
一および二重ヘテロ−構造から形成されたダイオード
は、ダイオードの積層の形成をトランジスタの形成と関
係なく得るようにして、形成することができる。このた
めに、最適な性能を有するダイオードを得ることができ
る。すべての層は最適なドーピッグ レベルおよび最適
な厚さを有するようにできる、更にエピタキシャル層の
順次形成に用いる反応器のチャンバーにおける注入アニ
ーリング（implantation annealing）の実施は処理の簡
単化、時間の節約および表面の劣化を避ける制御雰囲気
におけるこのアニーリングの実施の選択を得るようにす
る。
ダイオード層の積層の形成中に腐食ストッパー層（st
opper layer）を設けることは、窓を開口し、n+ダイオ
ード接触をこの接触層に損傷を与えることなく形成する
ことができる。
opper layer）を設けることは、窓を開口し、n+ダイオ
ード接触をこの接触層に損傷を与えることなく形成する
ことができる。
次に、本発明を添付図面に基づいて説明する。
第４図に示すように、本発明における光検出器装置は
PINホトダイオードΔ、DC供給ラインVDDに接続するｎ−
形接触、およびＪ−FETタイプのトランジスタＴのゲー
トに接続するｐ−形接触からなる。このために、このト
ランジスタＴのゲートはｐ−形接触であり、ソースＳお
よびドレーンＤはｎ−形接触である。ソースＳはアース
ラインＭに接続し、検出信号をドレーンＤにおいて用
いる。トランジスタの負荷抵抗Ｒをゲートとアースとの
間に配置する。装置の適用により、電圧VDDは10Vの程度
になり、および負荷抵抗Ｒは50Ω〜100kΩの範囲に選択
することができる。
PINホトダイオードΔ、DC供給ラインVDDに接続するｎ−
形接触、およびＪ−FETタイプのトランジスタＴのゲー
トに接続するｐ−形接触からなる。このために、このト
ランジスタＴのゲートはｐ−形接触であり、ソースＳお
よびドレーンＤはｎ−形接触である。ソースＳはアース
ラインＭに接続し、検出信号をドレーンＤにおいて用
いる。トランジスタの負荷抵抗Ｒをゲートとアースとの
間に配置する。装置の適用により、電圧VDDは10Vの程度
になり、および負荷抵抗Ｒは50Ω〜100kΩの範囲に選択
することができる。
本発明の方法はホトダイオード、Ｊ−FETタイプのト
ランジスタおよび負荷抵抗並びに入力および出力接続を
同時に得ることができる。
ランジスタおよび負荷抵抗並びに入力および出力接続を
同時に得ることができる。
この同時形成はこれらの構成部分の構造における相違
によって３つの主な問題点を適合させる必要がある。
によって３つの主な問題点を適合させる必要がある。
− 厚さの差異、すなわち、基体に対して垂直な寸法;P
INホトダイオードの厚さは1.3または1.55μｍの波長を
有する信号を検出でき、およびGa0.47In0.53As/InPから
なる場合には５〜5.5μｍ程度である。他方において、
トランジスタは１μｍを超えない厚さを有する。
INホトダイオードの厚さは1.3または1.55μｍの波長を
有する信号を検出でき、およびGa0.47In0.53As/InPから
なる場合には５〜5.5μｍ程度である。他方において、
トランジスタは１μｍを超えない厚さを有する。
− 活性層（active layers）のドーピングの差異；ト
ランジスタにおけるn+−形の活性層は1017cm-3程度のド
ーピングを有するようにし、またホトダイオードにおけ
るn-−形の活性層は10-15cm-3程度のドーピングを有す
るようにする。
ランジスタにおけるn+−形の活性層は1017cm-3程度のド
ーピングを有するようにし、またホトダイオードにおけ
るn-−形の活性層は10-15cm-3程度のドーピングを有す
るようにする。
− 正確に制限したドーピング領域；実際上、n++−導
電形の層はホトダイオードの活性層の下にｎ−形接触を
形成できる程度に設ける必要がある。このn++−形層は
これを被覆するn-−形層から十分に分離する必要があ
る。
電形の層はホトダイオードの活性層の下にｎ−形接触を
形成できる程度に設ける必要がある。このn++−形層は
これを被覆するn-−形層から十分に分離する必要があ
る。
実際上、ホトダイオードを作る従来技術から知られて
いる方法においては、またn+−形のInP層をピットの底
部上のn-−形のInP層の下に形成する。しかしながら、
上述するように、これらの層は同じエピタキシャル方法
により同じ反応器において順次に重ねて形成することが
できる。現在では、反応器の汚染のためにn+ドーピング
から次のn-ドーピングへの推移を制御することは極めて
困難である。このために、この方法は検討する必要があ
る。
いる方法においては、またn+−形のInP層をピットの底
部上のn-−形のInP層の下に形成する。しかしながら、
上述するように、これらの層は同じエピタキシャル方法
により同じ反応器において順次に重ねて形成することが
できる。現在では、反応器の汚染のためにn+ドーピング
から次のn-ドーピングへの推移を制御することは極めて
困難である。このために、この方法は検討する必要があ
る。
それ故、本発明においては、これらの層を異なる方法
で形成する。
で形成する。
第1a〜1b図は装置の一部断面を示しており、この幅ま
たは長さの寸法は図面を明らかに示すために不均衡に示
している。本発明の方法は次の工程からなる： ａ） 配向および半絶縁平坦面を有する単結晶りん化イ
ンジウム（InP）の基体100を形成する。ブロックを例え
ば液体封入（Iiquid encapsulation）によるチョクラル
スキー法により結晶軸〔001〕に沿って引出し、結晶軸
〔001〕に対して３゜で不配向する表面を有する単層に
カットしてエピタキシーの良好な再開始を確実にし、不
配向（disorientation）を〔100〕方向に平行にする。
単結晶はクロム（Cr）のドープによって半絶縁状態で得
られる（第1a図参照）。
たは長さの寸法は図面を明らかに示すために不均衡に示
している。本発明の方法は次の工程からなる： ａ） 配向および半絶縁平坦面を有する単結晶りん化イ
ンジウム（InP）の基体100を形成する。ブロックを例え
ば液体封入（Iiquid encapsulation）によるチョクラル
スキー法により結晶軸〔001〕に沿って引出し、結晶軸
〔001〕に対して３゜で不配向する表面を有する単層に
カットしてエピタキシーの良好な再開始を確実にし、不
配向（disorientation）を〔100〕方向に平行にする。
単結晶はクロム（Cr）のドープによって半絶縁状態で得
られる（第1a図参照）。
ｂ） 基体100の全面に意図的にドープしないりん化イ
ンジウム（InP）層を形成する。この場合には、気相か
らの有機−金属エピタキシャル成長する方法（MOVPE）
または気相からの塩化物エピタキシャル成長する方法を
用いることができる。この層１は省くことができるが、
しかし次の層の品質を改善する。層１の厚さは極めて薄
くする。好ましい厚さはe1で示し、例えばe10.2μｍ
にする（第1a図）。
ンジウム（InP）層を形成する。この場合には、気相か
らの有機−金属エピタキシャル成長する方法（MOVPE）
または気相からの塩化物エピタキシャル成長する方法を
用いることができる。この層１は省くことができるが、
しかし次の層の品質を改善する。層１の厚さは極めて薄
くする。好ましい厚さはe1で示し、例えばe10.2μｍ
にする（第1a図）。
ｃ） 上述すると同じ方法により基体100の全面に意図
的にドープしない砒化インジウム ガリウム（Ga0.47In
0.53As）層を形成する。好ましい厚さはe2で示し、例え
ば0.5μｍe2１μｍにする。
的にドープしない砒化インジウム ガリウム（Ga0.47In
0.53As）層を形成する。好ましい厚さはe2で示し、例え
ば0.5μｍe2１μｍにする。
ｄ） 砒化インジウム ガリウム層２の全面におけるイ
オン注入によりｎ−導電形層３を形成する。ｎ−形GaIn
As層３は接合ゲート トランジスタ（Ｊ−FET）の活性
層を形成する。このｎ−形イオン注入はGaInAs層２にお
ける1017cm-3程度の濃度でのSi28イオンにより達成され
る。活性層３を形成するためにSiイオンの注入深さe
3は、例えば0.4μｍe30.9μｍにする。注入アニー
リング処理はエピタキシャル反応器においてアルシン
（AsH3）分圧および約700℃で、約15分間にわたって行
う（第1b図）。
オン注入によりｎ−導電形層３を形成する。ｎ−形GaIn
As層３は接合ゲート トランジスタ（Ｊ−FET）の活性
層を形成する。このｎ−形イオン注入はGaInAs層２にお
ける1017cm-3程度の濃度でのSi28イオンにより達成され
る。活性層３を形成するためにSiイオンの注入深さe
3は、例えば0.4μｍe30.9μｍにする。注入アニー
リング処理はエピタキシャル反応器においてアルシン
（AsH3）分圧および約700℃で、約15分間にわたって行
う（第1b図）。
ｅ） 装置全体を誘電層MK1で、次いでフォトレジスト
層MK2を被覆する。誘電層MK1は、例えばその厚さeK1、
例えばeK10.15μｍを有するシリカSiO2からなる。こ
れに対して、フォトレジスト層は極めて厚くし、次の腐
食およびイオン注入工程において装置を保護するように
する。この目的のために、層MK2はその厚さeK2、例えば
eK2６μｍを有するのが好ましい（第1c図）。
層MK2を被覆する。誘電層MK1は、例えばその厚さeK1、
例えばeK10.15μｍを有するシリカSiO2からなる。こ
れに対して、フォトレジスト層は極めて厚くし、次の腐
食およびイオン注入工程において装置を保護するように
する。この目的のために、層MK2はその厚さeK2、例えば
eK2６μｍを有するのが好ましい（第1c図）。
ｆ） フォトレジスト層MK2にホトダイオードを位置す
る開口50を写真平版法により形成する。これらの開口50
は正方形寸法Ａ×Ａ（Ａ200μｍ）を有するのが好ま
しい。
る開口50を写真平版法により形成する。これらの開口50
は正方形寸法Ａ×Ａ（Ａ200μｍ）を有するのが好ま
しい。
ｇ） 開口50を介して誘電層MK1、ｎ−形GaInAs層３、
非ドープGaInAs層２、非ドープInP層１および基体を順
次に腐食し、この場合ピット51の深さe51が半導体材料
において、例えば５μｍe515.5μｍになるまで腐食
する（第1c図）。誘電層MK1は、例えば稀薄弗化水素酸
により化学的に腐食することができる。GaInAs層２は4H
2SO4＋1H2O2＋10H2Oの混合物（容量部）により腐食する
ことができる。層１およびInP基体100はニクロム酸カリ
ウム（Ｋ）、酢酸（Ｃ）、臭化水素酸（Ｂ）の規定液
（容量部）:1K＋1B＋1Cの混合物で腐食することができ
る。ある結晶配向において、腐食側面（etching flank
s）を、特に層の面に対して垂直にする。しかしなが
ら、極めて僅かな「アンダー−エッチング（under−etc
hing）」が層MK1/MK2の下に開口50に沿って生ずる（第1
c図）。
非ドープGaInAs層２、非ドープInP層１および基体を順
次に腐食し、この場合ピット51の深さe51が半導体材料
において、例えば５μｍe515.5μｍになるまで腐食
する（第1c図）。誘電層MK1は、例えば稀薄弗化水素酸
により化学的に腐食することができる。GaInAs層２は4H
2SO4＋1H2O2＋10H2Oの混合物（容量部）により腐食する
ことができる。層１およびInP基体100はニクロム酸カリ
ウム（Ｋ）、酢酸（Ｃ）、臭化水素酸（Ｂ）の規定液
（容量部）:1K＋1B＋1Cの混合物で腐食することができ
る。ある結晶配向において、腐食側面（etching flank
s）を、特に層の面に対して垂直にする。しかしなが
ら、極めて僅かな「アンダー−エッチング（under−etc
hing）」が層MK1/MK2の下に開口50に沿って生ずる（第1
c図）。
しかしながら、開口50が結晶面（110）に対して平行
な少なくとも１つの縁を有するように形成する場合に
は、この縁に沿う腐食側面は基体に対して垂直にしない
で、ピットの底部に向って段階的な勾配により下げる。
この特性は装置の上部表面のレベルにダイオードのｎ−
形接触を形成する後の工程において有利に用いることが
できる。このために、このｎ−形接触は後述する２つの
方法で形成することができる。
な少なくとも１つの縁を有するように形成する場合に
は、この縁に沿う腐食側面は基体に対して垂直にしない
で、ピットの底部に向って段階的な勾配により下げる。
この特性は装置の上部表面のレベルにダイオードのｎ−
形接触を形成する後の工程において有利に用いることが
できる。このために、このｎ−形接触は後述する２つの
方法で形成することができる。
ｈ） 開口50におるけ局部的イオン注入によりピット50
の底部にn++−導電形層を形成する。この層は注入深さe
40.6μｍを得るように、例えば700keVの高エネルギー
によるSi28イオン注入により形成することができる。こ
の層はホトダイオードΔのｎ−形のオーム接触を与える
ようにするために、1017cm-3以上の一定ドーピングを深
い深さにわたって得るように試みられている。n++導電
率はオーム接触とホトダイオードとの間に小さい接触抵
抗を得る。更に、形成する厚さe4は、この層４の感受性
を次の工程において被覆する層のエピタキシャル成長の
開始中に、しばしば生ずる僅かな再腐食から回避するよ
うにする。注入層４を、エピタキシー反応器において70
0℃程度の温度で約１時間にわたりホスフィン（PH3）お
よび砒素（As2）分圧で注入アニーリング処理する。し
かしながら、このアニーリング処理を行う前に、フォト
レジスト層MK2を除去する。
の底部にn++−導電形層を形成する。この層は注入深さe
40.6μｍを得るように、例えば700keVの高エネルギー
によるSi28イオン注入により形成することができる。こ
の層はホトダイオードΔのｎ−形のオーム接触を与える
ようにするために、1017cm-3以上の一定ドーピングを深
い深さにわたって得るように試みられている。n++導電
率はオーム接触とホトダイオードとの間に小さい接触抵
抗を得る。更に、形成する厚さe4は、この層４の感受性
を次の工程において被覆する層のエピタキシャル成長の
開始中に、しばしば生ずる僅かな再腐食から回避するよ
うにする。注入層４を、エピタキシー反応器において70
0℃程度の温度で約１時間にわたりホスフィン（PH3）お
よび砒素（As2）分圧で注入アニーリング処理する。し
かしながら、このアニーリング処理を行う前に、フォト
レジスト層MK2を除去する。
ピット51が１つの徐々に傾斜する側面を有する場合に
は、フォトレジスト層MK2をこの側面に隣接する領域上
から除去し、誘電層MK1をこの区域に維持することがで
きる。次いで、イオン注入を、層MK2にかように形成し
た開口において、場合により、MK1を介して行い、これ
によりピットの底部に延び、かつ徐々に傾斜する側面お
よび隣接する縁に沿ってn++導電形層４を形成する。次
いで、注入アニーリングを上述するように行う。
は、フォトレジスト層MK2をこの側面に隣接する領域上
から除去し、誘電層MK1をこの区域に維持することがで
きる。次いで、イオン注入を、層MK2にかように形成し
た開口において、場合により、MK1を介して行い、これ
によりピットの底部に延び、かつ徐々に傾斜する側面お
よび隣接する縁に沿ってn++導電形層４を形成する。次
いで、注入アニーリングを上述するように行う。
ｈ′） エピタキシャル成長を、同じエピタキシー反応
器においてピット51におけるマスクMK1によって注入層
４の表面に行い、約0.1μｍの厚さを有する砒化インジ
ウム ガリウム（GAInAs）の層６′を形成する。この層
は絶対的に必要ではないが、次の工程において層を所望
レベルに腐食する工程を自動的に停止する。層は意図的
にドープしないが、約2.1015cm-3の残留ドーピングを有
している（第1d図）。試料を、工程ｈ）とエピタキシャ
ル成長の次の工程との間で反応器から除去する。
器においてピット51におけるマスクMK1によって注入層
４の表面に行い、約0.1μｍの厚さを有する砒化インジ
ウム ガリウム（GAInAs）の層６′を形成する。この層
は絶対的に必要ではないが、次の工程において層を所望
レベルに腐食する工程を自動的に停止する。層は意図的
にドープしないが、約2.1015cm-3の残留ドーピングを有
している（第1d図）。試料を、工程ｈ）とエピタキシャ
ル成長の次の工程との間で反応器から除去する。
ピット51にホトダイオードを形成する層をエピタキシ
ャル成長する技術は気相から塩化物エピタキシする方法
が好ましい。事実、エピタキシャル成長の他の方法とし
ては、例えば、いわゆるMBE法、すなわち分子ビーム
エピタキシ法があるが、しかしこの方法を用いる場合に
は材料InPの成長が難かしく、また、例えばいわゆるLPE
法、すなわち液相からのエピタキシャル法があるが、し
かしこの方法では層の厚さを制御するのが難しい、これ
に対して、気相からの塩化物エピタキシャル法（VPE）
は高純度の層を得ることができ、および厚さを正確に制
御することができ、更に成長をシリカ（SiO2）の誘電材
料のマスクMK1に生じさせないようにでき、この結果、
ダイオードの異なる層のかかる局部形成の終りに、自発
的に実際上平坦な装置が得られる。それ故、従来の技術
から知られている方法において用いられている腐食処理
は不必要にする。ただ３μｍ程度の僅かな突出部52がピ
ットの開口に沿って生ずる。
ャル成長する技術は気相から塩化物エピタキシする方法
が好ましい。事実、エピタキシャル成長の他の方法とし
ては、例えば、いわゆるMBE法、すなわち分子ビーム
エピタキシ法があるが、しかしこの方法を用いる場合に
は材料InPの成長が難かしく、また、例えばいわゆるLPE
法、すなわち液相からのエピタキシャル法があるが、し
かしこの方法では層の厚さを制御するのが難しい、これ
に対して、気相からの塩化物エピタキシャル法（VPE）
は高純度の層を得ることができ、および厚さを正確に制
御することができ、更に成長をシリカ（SiO2）の誘電材
料のマスクMK1に生じさせないようにでき、この結果、
ダイオードの異なる層のかかる局部形成の終りに、自発
的に実際上平坦な装置が得られる。それ故、従来の技術
から知られている方法において用いられている腐食処理
は不必要にする。ただ３μｍ程度の僅かな突出部52がピ
ットの開口に沿って生ずる。
このｈ′）工程および次のｉ）工程において、誘電材
料の保護層MK1を維持する。すべてのエピタキシャル層
は順次に、同じ反応器においてｈ）工程におけるアニー
リングにより形成する。
料の保護層MK1を維持する。すべてのエピタキシャル層
は順次に、同じ反応器においてｈ）工程におけるアニー
リングにより形成する。
ｉ） 同じ方法により、層６′または４の表面にe5２
μｍの厚さを有するｎ−形りん化インジウムｎ−形In
P）の層５、および厚さe6、例えば３μｍe63.5μｍ
のｎ−形砒化インジウム ガリウム（Ga0.47In0.53As）
の層６をエピタキシャル成長により形成し、厚さe6はほ
ぼe51とe5との間の差の厚さである。これらの層は意図
的にドープしない。InP層５は1014〜1015cm-3程度の残
留ドーピングを有しており、およびGaInAs層６は2.1015
cm-3程度の残留ドーピングを有している（第1d図）。こ
の成長の終りに、マスクMK1を除去する（第1e図）。こ
の結果、第1d図に示すヘテロ構造InP/GaInAsが得られ
る。
μｍの厚さを有するｎ−形りん化インジウムｎ−形In
P）の層５、および厚さe6、例えば３μｍe63.5μｍ
のｎ−形砒化インジウム ガリウム（Ga0.47In0.53As）
の層６をエピタキシャル成長により形成し、厚さe6はほ
ぼe51とe5との間の差の厚さである。これらの層は意図
的にドープしない。InP層５は1014〜1015cm-3程度の残
留ドーピングを有しており、およびGaInAs層６は2.1015
cm-3程度の残留ドーピングを有している（第1d図）。こ
の成長の終りに、マスクMK1を除去する（第1e図）。こ
の結果、第1d図に示すヘテロ構造InP/GaInAsが得られ
る。
しかしながら、ダイオードの性能を向上するために二
重ヘテロ構造InP/GaInAs/InPを得るのが、しばしば望ま
しい、本発明においては、これを形成するのが容易であ
る。この場合、２μｍe62.5μｍ厚さの砒化インジ
ウム ガリウム（GaInAs）層６、次いでまたその残留ド
ーピング濃度でｅ′５１μｍ厚さのりん化インジウム
（InP）層５′を有する。この変形は第1e図に示してい
る。
重ヘテロ構造InP/GaInAs/InPを得るのが、しばしば望ま
しい、本発明においては、これを形成するのが容易であ
る。この場合、２μｍe62.5μｍ厚さの砒化インジ
ウム ガリウム（GaInAs）層６、次いでまたその残留ド
ーピング濃度でｅ′５１μｍ厚さのりん化インジウム
（InP）層５′を有する。この変形は第1e図に示してい
る。
この成長の終りに、マスクMK1を除去する（第1e
図）。
図）。
しかしながら、n++注入区域４がピットの縁上に形成
する場合には、この区域を、例えば窒素珪素（Si3N4）
誘電層により、ｎ−形接触金属被覆（ｎ−type contact
metallization）が形成するまで保護する。
する場合には、この区域を、例えば窒素珪素（Si3N4）
誘電層により、ｎ−形接触金属被覆（ｎ−type contact
metallization）が形成するまで保護する。
ｊ） 全装置の表面にp+−導電形層を形成する。この場
合、この層はZn原子の拡散により得られる。この拡散は
半開放アンプルにおいて530℃で、例えばZnAs2蒸気で約
10分間にわたり行う。このp+形層７はホトダイオードΔ
のpn接合およびＪ−FETタイプのトランジスタＴのｐ−
形接触を形成する。層７を形成する拡散厚さe7は材料Ga
InAsにおいて0.3〜0.7μｍが望ましい（単一ヘテロ構造
を有するダイオードの場合に相当する第1f図）。ダイオ
ードが二重ヘテロ構造それ故InPの上層５′からなる場
合には、拡散はInPにおいて一層すみやかに生じ、ｐ−
形層７がダイオード構造において１〜1.4μｍの程度の
深さで得られる。
合、この層はZn原子の拡散により得られる。この拡散は
半開放アンプルにおいて530℃で、例えばZnAs2蒸気で約
10分間にわたり行う。このp+形層７はホトダイオードΔ
のpn接合およびＪ−FETタイプのトランジスタＴのｐ−
形接触を形成する。層７を形成する拡散厚さe7は材料Ga
InAsにおいて0.3〜0.7μｍが望ましい（単一ヘテロ構造
を有するダイオードの場合に相当する第1f図）。ダイオ
ードが二重ヘテロ構造それ故InPの上層５′からなる場
合には、拡散はInPにおいて一層すみやかに生じ、ｐ−
形層７がダイオード構造において１〜1.4μｍの程度の
深さで得られる。
ｋ） p+−形層７の表面にホトダイオードΔのｐ−形接
触８を形成する。この接触はリングの形状にするのが好
ましく（第1g図；第５図のＩ−Ｉ線状の断面）、接続の
ための表面18およびＪ−FETタイプのトランジスタのゲ
ートＧの接触９を設ける。このゲートは、例えば幅1g
250μｍおよび長さLG１μｍにすることができ、接続
のために接触19を設ける。リング８の直径はφ＝80μｍ
にするのが好ましい（第1g図および第２図）。リングの
形状の接触は照明を受けるダイオードΔの区域に制限す
る。
触８を形成する。この接触はリングの形状にするのが好
ましく（第1g図；第５図のＩ−Ｉ線状の断面）、接続の
ための表面18およびＪ−FETタイプのトランジスタのゲ
ートＧの接触９を設ける。このゲートは、例えば幅1g
250μｍおよび長さLG１μｍにすることができ、接続
のために接触19を設ける。リング８の直径はφ＝80μｍ
にするのが好ましい（第1g図および第２図）。リングの
形状の接触は照明を受けるダイオードΔの区域に制限す
る。
層8,18,9および19を形成する金属被覆は、Tiを50nm厚
さ、Ptを70nm厚さおよびAuを150nm厚さで順次に堆積し
てTi/Pt/Au積層にするのが好ましい。この堆積はH2また
はN2雰囲気中で約２分間にわたる420℃程度のアニーリ
ングにより生ずる。堆積は、例えばフォトレジストのマ
スクの開口に生じさせ、次いでマスクは除去する。
さ、Ptを70nm厚さおよびAuを150nm厚さで順次に堆積し
てTi/Pt/Au積層にするのが好ましい。この堆積はH2また
はN2雰囲気中で約２分間にわたる420℃程度のアニーリ
ングにより生ずる。堆積は、例えばフォトレジストのマ
スクの開口に生じさせ、次いでマスクは除去する。
１） ダイオードΔおよびトランジスタのゲートＧの区
域を除いて、装置の全区域のｐ−形層７を腐食除去する
（第５図のＩ−Ｉ線上の断面を示す第1h図；一例のダイ
オードΔおよびトライジスタのゲートＧ、および第５図
のIII−III線上の断面を示す第2b図；この工程の終りの
トランジスタのゲートＧ）。この腐食処理はマスクとし
てオーム接触９および19、および例えば化学方法による
ダイオードΔの組立体を被覆するマスクを用いて行う。
腐食処理はn+−形GaInAs層３の上部レベルで停止する。
この腐食処理を行う化学混合物はくえん酸＋H2O2を含ま
せることができる。
域を除いて、装置の全区域のｐ−形層７を腐食除去する
（第５図のＩ−Ｉ線上の断面を示す第1h図；一例のダイ
オードΔおよびトライジスタのゲートＧ、および第５図
のIII−III線上の断面を示す第2b図；この工程の終りの
トランジスタのゲートＧ）。この腐食処理はマスクとし
てオーム接触９および19、および例えば化学方法による
ダイオードΔの組立体を被覆するマスクを用いて行う。
腐食処理はn+−形GaInAs層３の上部レベルで停止する。
この腐食処理を行う化学混合物はくえん酸＋H2O2を含ま
せることができる。
ｍ） リング８の外縁に沿って位置する区域53で、しか
もピットの上に形成する区域52の内側に、選択腐食方
法、例えば化学腐食方法により、非ドープGaInAs層６′
の上部レベルの下に開口を形成する。この腐食処理によ
り、回路の組立体は製造中マスクにより保護する。GaIn
Asの層６は、最初に、例えば4H2SO4＋1H2O2＋10H2Oの上
述する混合物で腐食する。次いで、InP層５を、例えば1
HC1＋1H3PO4の混合物で腐食する。これらの化学混合物
は材料GaInAsおよびInPのそれぞれを腐食する工程で作
り、ピット53を腐食する工程は、GaInAs層６′が存在す
る場合、この層６′の上面で自動的に停止する。この層
６′は停止層として作用し、このために、この層６′は
大切である。物体はピット53の底部をさらしてn++−形I
nP層４とのｎ−形オーム接触を確立する。停止層６′は
維持することができ、この層６′は薄い厚さのためにこ
のオーム接触の形成に悪影響を及ぼさない（第５図のII
−II線上の断面に相当する第1i図）。
もピットの上に形成する区域52の内側に、選択腐食方
法、例えば化学腐食方法により、非ドープGaInAs層６′
の上部レベルの下に開口を形成する。この腐食処理によ
り、回路の組立体は製造中マスクにより保護する。GaIn
Asの層６は、最初に、例えば4H2SO4＋1H2O2＋10H2Oの上
述する混合物で腐食する。次いで、InP層５を、例えば1
HC1＋1H3PO4の混合物で腐食する。これらの化学混合物
は材料GaInAsおよびInPのそれぞれを腐食する工程で作
り、ピット53を腐食する工程は、GaInAs層６′が存在す
る場合、この層６′の上面で自動的に停止する。この層
６′は停止層として作用し、このために、この層６′は
大切である。物体はピット53の底部をさらしてn++−形I
nP層４とのｎ−形オーム接触を確立する。停止層６′は
維持することができ、この層６′は薄い厚さのためにこ
のオーム接触の形成に悪影響を及ぼさない（第５図のII
−II線上の断面に相当する第1i図）。
n++−形層４が側面の１つおよびピットの外縁の１つ
を形成する場合には、開口53を形成しないで、ｎ−形オ
ーム接触を、装置の表面におけるSi3N4突出部を除去し
た後に保留区域に形成することができる。
を形成する場合には、開口53を形成しないで、ｎ−形オ
ーム接触を、装置の表面におけるSi3N4突出部を除去し
た後に保留区域に形成することができる。
ｎ） ｎ−形のオーム接触をマスクの開口に形成し、こ
れらの開口は次のように構成する： − ピット53におけるように（ダイオードΔのｎ−形接
触（第1i図））またはピットの縁に沿って保留される区
域におけるように、層４の表面に接続接触10を設ける。
れらの開口は次のように構成する： − ピット53におけるように（ダイオードΔのｎ−形接
触（第1i図））またはピットの縁に沿って保留される区
域におけるように、層４の表面に接続接触10を設ける。
− トランジスタＴのデートＧのいずれかの側に領域11
を設けてｎ−形GaInAs層３の表面にソース接触Ｓおよび
ドレーン接触Ｄを形成する（第2c図；第５図のIII−III
線上の断面）。
を設けてｎ−形GaInAs層３の表面にソース接触Ｓおよび
ドレーン接触Ｄを形成する（第2c図；第５図のIII−III
線上の断面）。
− また、ｎ−形GaInAs層３の表面にトランジスタＴの
負荷抵抗Ｒの端部を構成する領域12を設ける（第3c図；
第５図のIV−IV線上の断面）。
負荷抵抗Ｒの端部を構成する領域12を設ける（第3c図；
第５図のIV−IV線上の断面）。
これらのｎ−形オーム接触はAu−Ge合金からなる金属
被覆により形成し、この被覆にNi層を配置する。次い
で，マスクを除去する。オーム接触の合金は、装置をH2
中で約410℃の温度に約１分間加熱することにより得ら
れる。
被覆により形成し、この被覆にNi層を配置する。次い
で，マスクを除去する。オーム接触の合金は、装置をH2
中で約410℃の温度に約１分間加熱することにより得ら
れる。
トランジスタＴの構造を構成する層7,3および２を与
えられた範囲の最大厚さで形成する場合には、ゲート接
触７の厚さを自己整合法を行うように十分にする。実際
上、マスクとして作用するゲート被覆９のまわりの層７
を腐食する工程中、側部アンダー−エッチングは垂直腐
食と同程度に得られる。ゲート接触７の厚さが十分であ
る場合には、ソース（Ｓ）およびドレーン（Ｄ）金属被
覆11はマスクとしてゲート金属被覆９の縁を用いて得る
ことができる。電極を自己整列するトランジスタの性能
は、ゲート長さを短くすることによって高くなる。この
ために、サブミクロン範囲のゲート長さを得ることがで
きる。
えられた範囲の最大厚さで形成する場合には、ゲート接
触７の厚さを自己整合法を行うように十分にする。実際
上、マスクとして作用するゲート被覆９のまわりの層７
を腐食する工程中、側部アンダー−エッチングは垂直腐
食と同程度に得られる。ゲート接触７の厚さが十分であ
る場合には、ソース（Ｓ）およびドレーン（Ｄ）金属被
覆11はマスクとしてゲート金属被覆９の縁を用いて得る
ことができる。電極を自己整列するトランジスタの性能
は、ゲート長さを短くすることによって高くなる。この
ために、サブミクロン範囲のゲート長さを得ることがで
きる。
トランジスタの構造の層の厚さを小さく選択する場合
には、ソースおよびドレーン領域11を簡単あ整合（simp
le alignment）で形成し、間隔Ｗ４μｍで離間する。
には、ソースおよびドレーン領域11を簡単あ整合（simp
le alignment）で形成し、間隔Ｗ４μｍで離間する。
Ｏ） 層3,2および１の順序でダイオードΔのまわり
を、トランジスタＴのまわりをおよび抵抗Ｒについての
パターンのまわりを腐食して単体の表面を露出させる。
この腐食操作中、ダイオードΔ、トランジスタＴおよび
抵抗Ｒはマスクで保護する。この操作はMESAを形成しダ
イオードΔおよびトランジスタＴを分離し、および抵抗
Ｒを構成する抵抗区域を形成する。この腐食工程は上述
工程において、記載する条件で化学的に行うことができ
る。次いでマスクを除去する。
を、トランジスタＴのまわりをおよび抵抗Ｒについての
パターンのまわりを腐食して単体の表面を露出させる。
この腐食操作中、ダイオードΔ、トランジスタＴおよび
抵抗Ｒはマスクで保護する。この操作はMESAを形成しダ
イオードΔおよびトランジスタＴを分離し、および抵抗
Ｒを構成する抵抗区域を形成する。この腐食工程は上述
工程において、記載する条件で化学的に行うことができ
る。次いでマスクを除去する。
抵抗Ｒのパターンは、抵抗の値をこの抵抗の長さ、抵
抗材料（ｎ−形GaInAsの場合）の厚さおよび幅、および
その抵抗率（担体濃度の関数として）の関数として与え
る計算をすることによって与えられる。それ故、規定さ
れた通路に従って、50Ω〜100kΩの抵抗を所望回路の関
数として得ることができる（第1j図（Ｉ−Ｉ線上の断
面；第1k図（ダイオードΔについての11−11線上の断
面；第2c図（トランジスタＴについての111−111線上の
断面）；第3b図（111−111線上の断面）；および第3c図
（抵抗器についてのIV−IV線上の断面）、 ｐ） 装置の組立体にシリカ（SiO2）の誘電層14を次の
場所に開口を設けることにより形成することができる。
抗材料（ｎ−形GaInAsの場合）の厚さおよび幅、および
その抵抗率（担体濃度の関数として）の関数として与え
る計算をすることによって与えられる。それ故、規定さ
れた通路に従って、50Ω〜100kΩの抵抗を所望回路の関
数として得ることができる（第1j図（Ｉ−Ｉ線上の断
面；第1k図（ダイオードΔについての11−11線上の断
面；第2c図（トランジスタＴについての111−111線上の
断面）；第3b図（111−111線上の断面）；および第3c図
（抵抗器についてのIV−IV線上の断面）、 ｐ） 装置の組立体にシリカ（SiO2）の誘電層14を次の
場所に開口を設けることにより形成することができる。
− アース接続を構成するように試みる領域Ｍ、 − ダイオードのｎ−形接触区域10、 − ダイオードのｐ−形接触区域18、 − トランジスタのゲート接触19、 − トランジスタのソースおよびドレーン区域11、 − 抵抗Ｒの両端の区域12、 − 場合により直流電圧供給VDDに対する接触構成する
領域、 − 場合によりドレーンＤにおいて利用できる信号の出
力接続Ｓを構成する領域（ダイオードのｐ−形接触とト
ランジスタのゲートとの間の相互接続の断面を示す第６
図）。
領域、 − 場合によりドレーンＤにおいて利用できる信号の出
力接続Ｓを構成する領域（ダイオードのｐ−形接触とト
ランジスタのゲートとの間の相互接続の断面を示す第６
図）。
ｑ） 相互接続金属被覆13は次に示す部分との接続のた
めに形成する： − 抵抗Ｒの１端をトランジスタの接触19におよびダイ
オードの接触18に、 − 抵抗Ｒの他端をソースにおよびアースＭに；この区
域は同じ操作で金属被覆する。
めに形成する： − 抵抗Ｒの１端をトランジスタの接触19におよびダイ
オードの接触18に、 − 抵抗Ｒの他端をソースにおよびアースＭに；この区
域は同じ操作で金属被覆する。
− ドレーンを出力接続に；この区域は同じ操作で金属
被覆する。
被覆する。
− ダイオードの接触10を供給VDDの接触に；この区域
は同じ操作で金属被覆する。
は同じ操作で金属被覆する。
この相互接続金属被覆はマスクの開口に形成し、マス
クは一方において誘電層14と同じ区域を露出し、他方に
おいて相互接続ラインのパターンを露出する。これらの
相互接続の形成後、このマスクを「リフト−オフ（Lift
−off）」により接触および相互接続ラインの外側に堆
積する金属を除去する。
クは一方において誘電層14と同じ区域を露出し、他方に
おいて相互接続ラインのパターンを露出する。これらの
相互接続の形成後、このマスクを「リフト−オフ（Lift
−off）」により接触および相互接続ラインの外側に堆
積する金属を除去する。
しかしながら、誘電層14は保護層として保護する。同
時に、この誘電層はダイオードの感光領域上の抗反射層
として作用する。
時に、この誘電層はダイオードの感光領域上の抗反射層
として作用する。
相互接続金属被覆13は上述するように多層Ti/Pt/Auが
好ましい。
好ましい。
ダイオードの接触18とトランジスタのゲートの接触19
との間の相互接続は第５図のＩ−Ｉ線上の断面を示して
いる第６図に示している。
との間の相互接続は第５図のＩ−Ｉ線上の断面を示して
いる第６図に示している。
表Ｉ及びIIは本発明による装置の層および接触の特性
を示している。
を示している。
赤外線検出の分野に適用する場合、層６は組成GaxIn
1-xAsyP1-y（ここにｘおよびｙは濃度を示す）を有する
異なる材料III−Ｖからなるようにできる。
1-xAsyP1-y（ここにｘおよびｙは濃度を示す）を有する
異なる材料III−Ｖからなるようにできる。
この組成は装置の作動波長の作用に関して既知のよう
に選択し、これらの材料とInPとの間の格子を一致させ
るようにする。
に選択し、これらの材料とInPとの間の格子を一致させ
るようにする。
第1a〜1k図はホトダイオードおよびＪ−FETのトランジ
スタを製造する方法の各異なる工程の１部の断面図、 第2a〜2c図はＪ−FETタイプのトランジスタＴを形成す
る各工程の１部の断面図、 第3a〜3c図はトランジスタの負荷抵抗を形成する各工程
の１部の断面図、 第４図は本発明による集積回路の素子により形成された
電気回路を示す説明用線図、 第５図は本発明による光検出器を配置した１例構造の平
面図、 第６図は本発明による光検出器のトランジスタＴのゲー
トおよびダイオードΔの接触Ｐの相互接続状態を示す１
部の断面図である。 １……りん化インジウム層（InP層） ２……砒化インジウム ガリウム層（GaInAs層） ３……ｎ−導電形層（ｎ−形GaInAs層または活性層） ４……n++−導電形層（n++−形InP層または注入層） ５……ｎ−形りん化インジウム層（ｎ−形InP層） ５′……りん化インジウム層 ６……ｎ−形砒化インジウム ガリウム（GaInAs）層 ６′……砒化インジウム ガリウム（GaInAs）層（停止
層） ７……p+−形層（ゲート接触） ８……リング ９……ゲートＧの接触（オーム接触） 10……ダイオードのｎ−形接触区域 11……ソースおよびドレーン領域（ソースおよびドレー
ン金属被覆） 12……領域 13……相互接続金属被覆 14……シリカ（SiO2）の誘電層 18……ダイオードのｐ−形接触区域 19……トランジスタのゲートの接触（オーム接触） 50……開口、51,53……ピット 52……突出部、100……基体 Δ……PINホトダイオード VDD……DC供給ライン（電圧） Ｔ……Ｊ−FETタイプのトランジスタ Ｓ……ソース（ソース接触） Ｒ……トランジスタの負荷抵抗 Ｍ……アース ライン Ｇ……Ｊ−FETタイプのトランジスタのゲート Ｄ……ドレーン（ドレーン接触） e1……層１の厚さ、e2……層２の厚さ e3……層３の厚さ、e4……層４の厚さ e5……層５の厚さ、ｅ′５……層５′の厚さ e6……層６の厚さ e7……層７を形成する拡散厚さ MK1……誘電層（マスクまたは保護層） MK2……フォトレジスト層 eK1……誘電層MK1の厚さ eK2……層MK2の厚さ
スタを製造する方法の各異なる工程の１部の断面図、 第2a〜2c図はＪ−FETタイプのトランジスタＴを形成す
る各工程の１部の断面図、 第3a〜3c図はトランジスタの負荷抵抗を形成する各工程
の１部の断面図、 第４図は本発明による集積回路の素子により形成された
電気回路を示す説明用線図、 第５図は本発明による光検出器を配置した１例構造の平
面図、 第６図は本発明による光検出器のトランジスタＴのゲー
トおよびダイオードΔの接触Ｐの相互接続状態を示す１
部の断面図である。 １……りん化インジウム層（InP層） ２……砒化インジウム ガリウム層（GaInAs層） ３……ｎ−導電形層（ｎ−形GaInAs層または活性層） ４……n++−導電形層（n++−形InP層または注入層） ５……ｎ−形りん化インジウム層（ｎ−形InP層） ５′……りん化インジウム層 ６……ｎ−形砒化インジウム ガリウム（GaInAs）層 ６′……砒化インジウム ガリウム（GaInAs）層（停止
層） ７……p+−形層（ゲート接触） ８……リング ９……ゲートＧの接触（オーム接触） 10……ダイオードのｎ−形接触区域 11……ソースおよびドレーン領域（ソースおよびドレー
ン金属被覆） 12……領域 13……相互接続金属被覆 14……シリカ（SiO2）の誘電層 18……ダイオードのｐ−形接触区域 19……トランジスタのゲートの接触（オーム接触） 50……開口、51,53……ピット 52……突出部、100……基体 Δ……PINホトダイオード VDD……DC供給ライン（電圧） Ｔ……Ｊ−FETタイプのトランジスタ Ｓ……ソース（ソース接触） Ｒ……トランジスタの負荷抵抗 Ｍ……アース ライン Ｇ……Ｊ−FETタイプのトランジスタのゲート Ｄ……ドレーン（ドレーン接触） e1……層１の厚さ、e2……層２の厚さ e3……層３の厚さ、e4……層４の厚さ e5……層５の厚さ、ｅ′５……層５′の厚さ e6……層６の厚さ e7……層７を形成する拡散厚さ MK1……誘電層（マスクまたは保護層） MK2……フォトレジスト層 eK1……誘電層MK1の厚さ eK2……層MK2の厚さ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−247563（ＪＰ，Ａ) 特開 昭62−36857（ＪＰ，Ａ) 特開 昭60−251654（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10 - 31/119 H01L 27/14 - 27/148
Claims (9)
- 【請求項１】埋設PINホトダイオード、ゲートをPINホト
ダイオードに接続する接合形電界効果トランジスタＪ−
FETおよびこのトランジスタに接続する抵抗器Ｒを設け
た半絶縁基体を有する赤外線検出用集積回路の製造方法
において、 半導体材料のエピタキシャル層の第１構造（1,2,3）を
成長させてＪ−FETタイプのトランジスタを形成する工
程、 半導体材料のエピタキシャル層の第２構造（６′,5,6）
を成長させてPINホトダイオードを形成する工程、 およびピットを腐食して層の第２構造を形成する工程を
含み、 ピットを腐食する工程をエピタキシャル層の第１構造
（1,2,3）が成長した後に行い、この腐食工程はこの第
１構造を貫通して基体内まで行い、 およびエピタキシャル層の第２構造（６′,5,6）の成長
を、この第２構造がピット内に限定されるように制限
し、 およびその上面を層の第１構造の面と同一平面上にする
方法であって、 第１構造の層および第２構造の層のエピタキシャル成長
を、蒸気相からの成長方法により輸送ガスを用いて残留
成長ドーピング以外のドーピングを施さずに行い、 トランジスタおよびダイオードのｎ−およびｐ−導電形
の区域をそれぞれｎ−およびｐ−導電形を得るのに適当
な種の注入または拡散から選択される方法により得、 PINダイオードに対するn++−形の接触層（４）を得るた
めに、ｎ−導電形を得るのに適当なタイプのイオン注入
を、エピタキシャル層の第２構造の成長前に、基体の材
料におけるピットの底部上に制限して行い、 およびこの注入のアニーリングを制御雰囲気において層
のこの第２構造のエピタキシャル成長に用いる反応器の
チャンバーで行うことを特徴とする赤外線検出用集積回
路の製造方法。 - 【請求項２】前記制限注入をピットの１つの側面におよ
びピットに隣接する領域に延在する請求項１記載の方
法。 - 【請求項３】Ｊ−FETタイプのトランジスタおよび抵抗
器Ｒの活性層を形成するために、エピタキシャル層の第
１構造の形成は組成GaxIn1-xAsyP1-y（ここにｘおよび
ｙは濃度を示す）のエピタキシャル層の半絶縁InP基体
上の成長からなり、この成長中意図的にドープしない
で、成長工程後、この層にその厚さより浅い深さでｎ−
導電形を得るのに適当なタイプのイオン注入を施し、こ
の注入を制御雰囲気中エピタキシャル反応器のチャンバ
ーにおけるアニーリング処理により行う請求項１または
２項記載の方法。 - 【請求項４】層の第１構造の形成は、緩衝層を形成する
ため基体とInPのエピタキシャル層のGaxIn1-xAsyP1-y層
との間の成長を含む請求項３記載の方法。 - 【請求項５】エピタキシャル層の第２構造の形成はIII
−Ｖ材料のヘテロ構造の形成からなり、これらの層はピ
ットに制限し、InPの前記第１層の成長を組成GaxIn1-xA
syP1-y（ここにｘおよびｙは濃度を示す）の層の成長に
より行い、これらの層は意図的にドープしないで、PIN
ダイオードのｎ−形区域を形成する請求項３または４記
載の方法。 - 【請求項６】エピタキシャル層の第２構造の形成はIII
−Ｖ材料の二重ヘテロ構造の形成からなり、これらの層
はピットに制限し、InPの前記第１層の成長を組成GaxIn
1-xAsyP1-y（ｘおよびｙは濃度を示す）の層の成長によ
り行い、次いでInPの前記第２層の成長を行い、これら
の層を意図的にドープしないで、PINダイオードのｎ−
形区域を形成する請求項３または４記載の方法。 - 【請求項７】エピタキシャル層の第２構造の形成は、In
Pの第１層の成長前に、意図的にドープしないGaxIn1-xA
syP1-y層のピットに制限した成長からなり、腐食停止層
とする緩衝層を形成する請求項５または６記載の方法。 - 【請求項８】PINダイオードおよびＪ−FETタイプのトラ
ンジスタのゲートのＰ−形区域を形成するために、Ｐ−
導電形を得るのに適当なタイプの拡散を、層の第１構造
および層の第２構造の上部に制限しないで行い、後者が
第１構造の注入により形成された層の厚さより薄い厚さ
で、および第２構造のInPの第２エピタキシャル層の厚
さより厚いまたは等しい厚さで表面に生ずる場合にはn
++−形区域を含み、PINダイオードおよびトランジスタ
のゲート電極のｐ−形接触を形成するために、ｐ−形オ
ーム金属被覆を層の第１および第２構造の区域のｐ−形
上部表面に形成し、ダイオードのｐ−形接触を接続を設
けたリングとして形成し、トランジスタのゲート電極を
接続を設けたフィンガとして形成する請求項5,6または
７記載の方法。 - 【請求項９】エピタキシャル層を残留ドーピング濃度を
有する気相（VPE）からの塩化物エピタキシャルにより
形成する請求項１〜８のいずれか一つの項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8716090 | 1987-11-20 | ||
| FR8716090A FR2623664B1 (fr) | 1987-11-20 | 1987-11-20 | Procede de realisation d'un photodetecteur infrarouge integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021994A JPH021994A (ja) | 1990-01-08 |
| JP2760531B2 true JP2760531B2 (ja) | 1998-06-04 |
Family
ID=9356998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292529A Expired - Fee Related JP2760531B2 (ja) | 1987-11-20 | 1988-11-21 | 赤外線検出用集積回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4904607A (ja) |
| EP (1) | EP0317024B1 (ja) |
| JP (1) | JP2760531B2 (ja) |
| KR (1) | KR970007131B1 (ja) |
| DE (1) | DE3850219T2 (ja) |
| FR (1) | FR2623664B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965649A (en) * | 1988-12-23 | 1990-10-23 | Ford Aerospace Corporation | Manufacture of monolithic infrared focal plane arrays |
| DE69030129T2 (de) * | 1989-04-12 | 1997-10-09 | Sumitomo Electric Industries | Herstellungsverfahren einer integrierten Halbleiterschaltung |
| US5141878A (en) * | 1990-04-02 | 1992-08-25 | At&T Bell Laboratories | Silicon photodiode for monolithic integrated circuits and method for making same |
| US5239193A (en) * | 1990-04-02 | 1993-08-24 | At&T Bell Laboratories | Silicon photodiode for monolithic integrated circuits |
| US5239296A (en) * | 1991-10-23 | 1993-08-24 | Black Box Technologies | Method and apparatus for receiving optical signals used to determine vehicle velocity |
| US5268310A (en) * | 1992-11-25 | 1993-12-07 | M/A-Com, Inc. | Method for making a mesa type PIN diode |
| US5386128A (en) * | 1994-01-21 | 1995-01-31 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Monolithic in-based III-V compound semiconductor focal plane array cell with single stage CCD output |
| US5898196A (en) * | 1997-10-10 | 1999-04-27 | International Business Machines Corporation | Dual EPI active pixel cell design and method of making the same |
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