JPH0793619B2 - 位相ロック・ループ - Google Patents

位相ロック・ループ

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JPH0793619B2
JPH0793619B2 JP1120240A JP12024089A JPH0793619B2 JP H0793619 B2 JPH0793619 B2 JP H0793619B2 JP 1120240 A JP1120240 A JP 1120240A JP 12024089 A JP12024089 A JP 12024089A JP H0793619 B2 JPH0793619 B2 JP H0793619B2
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ディー ライス マイケル
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ディジタル イクイプメントコーポレーション
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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    • H03L7/0898—Details of the current generators the source or sink current values being variable

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的に位相ロック・ループの分野に関し、
更に詳しくは、帯域幅が緩慢に減少してロック捕捉時間
と雑音感度を減少する位相ロック・ループに関する。
（従来技術） 同期クロック信号を発生しない周辺装置から入力信号デ
ータを読み出すことがデータ処理システムでしばしば必
要になる。このような状態は、例えば、ディスク・ドラ
イブ制御装置とディスク・ドライブとの間のインターフ
ェース、または非同期通信制御装置とこれと関連する非
同期通信装置との間のインターフェースで生じる。入力
信号の読み出しを可能とするには、ローカル・オツシレ
ータは入力信号自身の中に見出だされる遷移又はトラン
ジションと同期しなければならない。
典型的なシナリオでは、ローカル・オツシレータの同期
は２つの部分を有する入力信号を使用して行なわれる。
論理１と論理０との交互のパターンによってつくられた
近接した遷移から成るプリアンブル部の後に読み出そう
とする情報を含んでいるデータ部が続く。このプリアン
ブル部は位相ロック・ループ（PLL）に供給される。周
知のように、PLLは入力信号に対して位相と周波数がロ
ックされている連続した出力信号を発生する。ループが
安定状態に到達するのを補償するに足るだけ、プリアン
ブル部が長いと、位相と周波数とのロックが生じる。一
度安定状態に達すると、入力信号に同期した適当なクロ
ック信号が位相ロック・ループの出力に発生する。
これに関する重要な設計上に決定事項は、位相ロック・
ループの帯域幅の選択であるが、その理由は、ループが
ロックするのにかゝる最大時間（安定時間と呼ぶ）はル
ープの帯域幅に反比例しているからである。ループの帯
域幅が大きい程プリアンブル部は短くでき、データを読
み出す時間を長くできる。不都合なことには、ループの
帯域幅はノイズに対する感受性にも比例している。つま
り、帯域幅が広い程、ループは不安定になり、データ部
における雑音に対する許容度が小さくなる。
この問題を回避する一つの方法は位相ロック・ループが
プリアンブルへロックしている間は比較的高いループの
帯域幅（応答時間はループの帯域幅の逆比であるから、
比較的小さくなる）から始めることである。プリアンブ
ルの終わりで狭い帯域幅のループフイルタを投入する。
このように構成するとロック状態にする間は応答時間は
小さいので急速に安定するという効果と、位相ロック・
ループがロックしてからデータを読んでいる間雑音に対
して不感であるという効果との両方の効果が得られる。
この狭い帯域幅への切替えが雑音に対する不感性を高め
るという理由は、１ビット・タイム中の信号からのエネ
ルギーが次のビット・タイム内での信号の受信に干渉す
るいわゆる符号相互間干渉（intersymbol interferenc
e）による雑音が少なくなって、雑音に対する信号の比
が通常増大するからである。
このような解決で大低の場合十分であるが、別の問題が
存在することは一般に知られていない。そのような問題
の一つは、プリアンブルの終端の直前で発生するノイズ
・パルスが大きなループ・エラーを発生することがある
ということである。ループ帯域幅はその時狭くなってい
るから、この大きなループ・エラーは安定するのに非常
に長い時間がかゝり、その間ループは完全にはロックさ
れない。このことはデータ復元エラーが増加することに
つながる。データが失われた場合は、勿論、周辺装置に
もう一度アクセスしなければならず、そのため全体のデ
ータ読み出し時間が増加する。
第２の問題は、ループの帯域幅自体を変更するという動
作によって発生する。これはスイッチングによりループ
に回路要素を入れたり出したりするので、その結果生じ
るスイッチング遷移又はトランジエントがループを不安
定にする。このようにして発生したエラーは、低い帯域
幅で修正されなければならず、この修正に帯域幅が減少
していなかった場合に比べて時間が長くかゝる。
このシナリオにおける別の問題は、帯域幅の変更によっ
て発生するミスマッチに起因する。例えば、ループ回路
は、特定の帯域幅に対してほぼ完全なインピーダンスと
電流負荷特性を有するように設計できる。しかし、この
帯域幅を狭くしたり広くしたりすれば、実際の回路の伝
達関数は所望のものから外れてしまう。
第１の問題は、ループの入力に加わる信号の変化の結果
である。後の２つの問題は、いずれもループの帯域幅が
変更した場合のループの伝達関数が変化することによっ
て生じる。系の応答性が入力に対する周波数応答性によ
って決まることを考えれば、伝達関数は、これらの問題
によってなぜここで検討したような影響が生ずるかを考
える場合の別の手段となる。
ディスク・ドライブ制御装置のような装置において、デ
ィスクの異なった部分にアクセスする毎に、位相同期を
とり直さなければならない。プリアンブル部の読み出し
と、ロックとを行う時間はデータを読み出す時間ではな
いから、プリアンブルを長くしなければならないとディ
スク・ドライブのデータ転送速度に悪い影響を与える。
ディスク・ドライブに適用する場合に多分最も重要であ
るのは、プリアンブルを長くする必要があるのでドライ
プの使用可能な格納能力が減少することである。
（発明の要約） 要約すれば、本発明の位相ロック・ループは、ループの
応答時間を変化させるための入力コントロールを有して
いる。ループの固有周波数の逆数に等しいループの時定
数と少なくとも同じ位の長さの期間にわたって始めから
ループの帯域幅を線形に、エクスポーネンシャルに、も
しくは他の適当な関数に従って単調に減少させ、それに
従って応答時間を最大帯域幅の最小時間から増大する。
ループの帯域幅の減少は時定数の何倍かの期間にわたっ
て生じるのが好ましい。
帯域幅を減少することによってループ応答時間を、変更
する。帯域幅を減少させる一つの方法は、ループの利得
を緩慢に減少させることである。フィードバックコント
ロール、特に典型的な２次線形システムの場合、ループ
の帯域幅は利得の平方根に比例する。
ループ利得または帯域幅は、適当な方法であればどのよ
うな形で減少してもよい。好ましい一つの実施例では、
エクスポーネンシャルな減少を行っているが、その理由
は、これがループを最も動揺させないからである。エク
スポーネンシャルな変化が最適であるというのは、ルー
プの帯域幅の最大の変化がプリアンブル部の始まりに最
も近い処で生じ、そこではループの帯域幅は最も大き
く、そしてその大部分の時間を変化が起るのに使えるか
らである。
しかしながら、入力信号のプリアンブル部分の終端を越
えてループの帯域幅の減少の期間を伸ばす限り利得又は
帯域幅を線形に減少させてもよい。
今までは、利得または帯域幅の減少をプリアンブルの終
了前に完了するのが理想的であると考えられていたが、
この減少をデータ部に入る迄延長してノイズに対する感
受性を更に減少するのが好ましいということが判明し
た。
このような構成によって幾つかの効果が得られる。ルー
プはプリアンブル部の終端近くで発生するノイズによる
動揺を受けにくくなり、ノイズに対する感受性は完全な
位相ロックに到達するまでの残りの時間に比例して減少
する。ループ自身も短時間で安定するが、その理由は、
狭い帯域幅への切り替えが緩慢に行なわれ、それによっ
てループの帯域幅の切り替えによる遷移を著しく減少す
るからである。それ故、入力信号のプリアンブル部分が
短くなり、データ部を長くできる。従って所定のディス
クに多くのデータを格納できる。ロック時間がより短い
ことは、ディスク・ドライブからデータを読み出す場合
に大切である。その理由は、ディスクの異なる部分にア
クセスする毎に、ループは異なったプリアンブルに繰返
しロックし直される必要があるからである。
（実施例） 本発明の実施例を以下に添付図を参照して説明する。
第１図を参照する。既知の技術にしたがって、製作され
た位相ロック・ループ10（PLL）のブロック図が示され
ている。PLL10は、ディスク・ドライブのような周辺装
置から受取ったループ入力信号12で動作する。この先行
技術の回路の場合、ループ入力信号12は信号処理器11か
らののデジタル出力信号である。信号処理器11は、ドラ
イブと協働する読取／書込みヘッドの出力を受取る。PL
L10は、直列に接続された位相検出器20、ループ・フィ
ルター22、ループ増幅器24、電圧制御オツシレータ（VC
O）26を有している。位相検出器20によってループ入力
信号12とVCO26の出力27との間の位相差△φを示す電圧
が与えられる。この位相差はループ・フィルター22によ
って濾波され、ループ・増幅器24によって増幅されVCO2
6を制御する。図示のPLL10は、しばしば２次ループと呼
ばれる型式のPLLであるが、その理由は、その閉ループ
の伝達関数の分母における「ｓ」の最大の冪が２だから
である。
VCO26は、位相と周波数がループ入力信号12に対してロ
ックされているループ出力信号28を与える。このループ
出力信号28は、時間t2前に生じるループ入力信号12のプ
リアンブル部34に対してロックされている。PLL10は、
ループ入力信号12のプリアンブル部34に対する位相と周
波数のロックを得るためのものである。ループ出力信号
28を使ってループ入力信号12のデータ部36でデータとし
て符号化されている情報を追跡する。これは、ループ入
力信号12のデータ部36を受取るデータ・レジスタ（図示
せず）にループ出力信号28を供給することによって行う
のが典型的である。プリアンブル部34でのPLL10の動作
は、捕捉シーケンス（ACK）といわれ、データ部36での
動作は追跡シーケンス（TRACK）といわれる。
PLL10の応答時間もしくは『時定数』が調整できるとい
うことに注目すべきである。すなわちループフイルタ22
の帯域幅を直接もしくは間接に調整することによって、
又はループ増幅器24の利得を変化することによってPLL1
0のループ応答時間を変えれる。第１図に示すように、
ループフイルタ22の帯域幅入力21の値を変えることによ
ってループフイルタ22の帯域幅を調整できる。二次ルー
プについては帯域幅は利得に直接関係しているから、ル
ープ増幅器24の利得制御入力23の値を変えることによっ
てループの応答時間を変えることができる。グラフ38に
示すようにループフイルタ22の帯域幅入力21の値をf
c（ｔ）のように、ループ増幅器24の利得制御入力23の
値をｋ（ｔ）のように時間につれて変えることによって
帯域幅はプリアンブルの開始の初期値Vg0からt2におけ
るデータ部36の開始点近くの最終値Vendへゆっくり減少
していく。PLL10が位相ロックし始めた後プリアンブル
部34の中程の時間t1まで帯域幅は高い初期値Vg0に保た
れている。
本発明のこの特徴により、入力信号のプリアンブル部の
間で始まって、それから引き続いて、入力信号のデータ
部の少なくとも一部分に入り込む期間中ループの応答時
間は変化する。このことが、もしそうしなければプリア
ンブル部の終わりとデータ部の始まりのところで生じて
しまう利得の急激な変化を回避する。ループの応答時間
はループの帯域幅もしくはそれの利得のどちらかを調整
することによって変えれる。ループの帯域幅を線形に、
エクスポーネンシャルに、もしくは他の適当な関数に従
って単調に減少させると、それに従って応答時間は単調
に増大する。その期間はループの時定数γと少なくとも
同じ程度でなければならない。このループの時定数γは
ループの固有周波数Wcの逆数に等しい。ループパラメー
タが変動するので、ここでいうループの固有周波数Wcは
好ましくは時間t1より前の、つまりループの帯域幅が最
大であり、従って応答時間が最小であるときのループの
固有周波数である。
第２図は、本発明のPLL10の一実施例のハイレベル回路
図である。この実施例は、プリアンブル部34の位相とVC
O26からのVCO出力27との間の差を比較するため、進み−
遅れ型位相比較器40を使用している。このループ応答時
間の調整手段は、チャージ・ポンプ42によって構成され
ている。このチャージ・ポンプ42は、正の充電ソース4
4、負の充電ソース46、コンデンサ48、放電制御抵抗49
によって構成される。コンデンサ48に対して正の充電ソ
ース44または負の充電ソース46によって加えられる充電
量は、入力命令52および54による通常の制御以外に、制
御信号発生器50からの信号によって調整される。発生器
50の１つの実施例を第３図に詳細に示す。
更に詳細に第２図を参照する。VCO出力27の遷移が、そ
れぞれプリアンブル34の遷移の前に発生するかまたは後
で発生するかによって、位相比較器40が遅れ出力パルス
または進み出力パルスのいずれかを発生する。遅れパル
スは、遅れ出力線54に与えられ、進みパルスは進み出力
線52に与えられる。進みパルスと遅れパルスの幅はパル
スエッジ間の時間差に比例する。
もし進みパルスが進み出力線52に存在すれば、それはVC
O26が位相進みであり、その入力電圧を減少しなければ
ならないことを示している。したがって、進み出力52が
負の充電ソース46の動作を制御するために加えられる。
すると負の充電ソース46はチャージ・ポンプ出力線45の
電流を吸込み、放電制御抵抗49を介してコンデンサ48の
充電量を減少する。負の充電ソース46が吸込む電流量
は、進み出力52のパルス幅と応答制御信号発生器50から
出力された応答制御信号51、kp（ｔ）の値との両方に比
例する。本発明によれば、応答制御信号発生器50がつく
る応答制御信号51は時間t1から時間t2の後の時点へ単調
に減少する。
同時に、遅れ出力54に遅れパルスがあると、それによっ
て、正の充電ソース44の動作が制御される。正の充電ソ
ース44は、遅れ出力54のパルス幅に比例すると共に応答
制御信号51の値にも比例する電流を供給する。これによ
って、コンデンサ48は充電されるようになる。
ｓプレーン面の伝達関数が第２図の回路につくられ、ル
ープのWnによって応答制御信号51を変えることによって
生じるチャージ・ポンプ42の利得の変化の効果を定量化
する。以下の分析では、種々のパラメータに符号をつけ
ている。
kp チャージ・ポンプ42の瞬時利得 ip チャージ・ポンプ42からの瞬時電流 ko/s VCO26の伝達関数 φin 入力信号34 φｅ 検出器40の位相エラー出力 φout VCO出力27 Vc VCO26への電圧入力 ｃ 48の容量 γ１ 制御抵抗49の抵抗値Xc α ループの減衰係数 チャージ・ポンプの伝達関数は次式で表される。
ip＝φekp 従って線形系理論から次式が得られる。
そこで、ループの関数は次式によって説明される。
これは下記の２つの式を有する２次システムの標準形式
の伝達関数として認識できる。
および α＝wnγ1/2 第２図の回路において固有周波数Wc、したがって応答時
間の変化は応答制御信号51、kp（ｔ）の値の変化の平方
根に比例する。
最後に、時間に対するkp（ｔ）の曲線が示されている。
前に述べたように、チャージ・ポンプ42の利得の変化
（すなわち、ループ応答時間の制御）は、単調な減少で
もよい。曲線によって示されエクスポーネンシャルの変
化が最適であるという意味は、ループの帯域幅の最大変
化がループ入力信号12のプリアンブル部34の始まりの近
くで生じ、そこではループの帯域幅は最大であり、そし
て大部分の時間を位相ロックを達成するのに使えるから
である。このことは次のように考えると理解できる。す
なわち、曲線56におけるエクスポーネンシャルな利得制
御の変化率が、プリアンブルの終り近くで、時間t2で零
に近接していき、このときにループは利得の最大変化に
よって最も変動をこうむり易いのである。帯域幅は非常
に小さくなっているが、帯域幅の変化による悪影響は最
小限に止どめられる。その理由は、帯域幅が時間t2まで
に緩慢に変化するためである。第4C図からも分るよう
に、利得の変化が時間t2の近くで十分小さくなる場合、
利得の調整期間はプリアンブル部34の終端を越えてデー
タ部36まで拡張するのが好ましい。これによって短いプ
リアンブル部34を使用できる。
第３図は、応答制御信号発生装置50を実現する集積回路
の詳細図である。この回路は２つの電圧源VsとVagとで
作動して、最大値がVgo（第１図のグラフ38参照）であ
り、時間t1とt2との間で電圧Vendへ線形に減少していく
傾斜信号kp（ｔ）を発生する（Vend＝Vag−Vsc第３図の
回路のトランジスタ接合のショットキー電圧）。入力信
号HILOのパルスの立上りにより回路50へ時間t1を指定す
る。このパルスは既知の適当な回路で発生でき、プリア
ンブル36の開始から少し経ってパルスをつくる。第３図
の回路では、Vgo＝1.25V;Vag＝5VそしてVs＝10Vであ
る。
信号発生装置50の動作を以下に説明する。接続線の傍に
書込んだ無次元の数は定電流（マイクロアンペア）を示
している。
回路50は２つの部分、すなわち、トランジスタQ84のコ
レクタに一定の基準電流Isをつくる定電流発生部と、ト
ランジスタQ81のコレクタに線形減少の傾斜電流Ifつく
る傾斜信号発生部とに分けれる。出力信号Kp（ｔ）はQ8
1とQ84が流す電流の総和である。
Q96、Q97、Q98、そして入出力パッドK2で集積回路へ接
続された外部抵抗γｓとによって主として基準電流Isは
設定される。トランジスタQ96−Q98はチャージ・ポンプ
44（第２図）により出力51につくられる負荷を駆動す
る。第３図の回路では、基準電流IsはVgo/γｓの比の５
倍に等しい。基準電流IsはQ84を介して出力51へ送られ
る。他のトランジスタQ90、Q94、Q101はオン状態でQ84
が正しくバイアスされることを保証している。
傾斜電流Ifは回路50の残り部分によって発生される。そ
れのピーク値はVgoと、パッドK1と大地との間に接続さ
れている外部抵抗γｆとにより決められる。この実施例
では、ピークIfはVgo/γｆの比の５倍に等しい。傾斜の
開始時間は、Q64とQ65から成るモノステーブルフリップ
フロップの状態と定電流源Q61、Q62、Q63、Q67とにより
決められる。Q64のベースへ結合されたHILO入力で立上
り縁を受けるときQ65がオフとなって前記のモノステー
ブルフリップフロップをセットする。
外部のタイミングコンデンサCeと放電電流源Q86−Q89と
が傾斜信号の幅を決める。t1とt2との割合はR59により
決められる。この例ではt1はt2の半分にセットされてい
る。
動作を説明する。フリップフロップのトランジスタQ64
とQ65とがHILO入力の立上りを待っている静止状態にあ
ると（第１図のグラフ38で時間ｔ＝０）、Q65はオフで
ある。これはQ69をオンとする。Q69はQ83のベースを制
御するので、Q86はオンとなってIfをそれのピーク値ま
で高める。このとき、Q70はオフであって、Q77のベース
電圧は上昇する。電流（0.5Vgo/R60）はQ73を介して反
映させられ、R59にVgoに等しい電圧を生じさせる。パッ
ドCTの電圧は2Vgoまで増大する。HILOのパルスの縁はQ7
7をオフとし、Q83をレリーズしてそれはピーク電圧値ま
で上る。Q78とQ79から形成された電圧フォロアー回路に
よりγｆパッドK1の電圧はコンデンサCeの電圧の低い
方、すなわちVgoに追従する。こうして、ｔ＝０とｔ＝t
1との間でパッドCtの電圧は零に減衰していく。ｔ＝t1
とｔ＝t2との間ではそれは傾斜電圧と一緒に零へ減衰し
ていく。時間t2になると、Q83の傾斜電圧はVscより低く
なり、Q66にトランジスタQ64とQ65をリセットさせ、そ
して回路をそれの最初の状態に戻す。
第4A図ないし第4C図は、従来の位相ロック・ループと本
発明の位相ロック・ループについてコンピュータ・モデ
ルを使用して行われたシュミレーションを示す。本発明
の位相ロック・ループが従来装置よりも安定しているこ
とを示している。第4A図は、従来の位相ロック・ループ
回路の波形を正規化した時間対振幅の目盛りでプロット
している。第4A図には、ループ入力信号100a、ループ利
得制御信号100bそしてループ出力信号100cが示されてお
り、このループ出力信号はループが入力プリアンブルに
ロックされた後ループ利得がある時点、t2で急激に変化
した場合に結果的に生じる。急激に変化する利得制御信
号は従来の回路でも利用されたことがある。第１図を参
照する。信号100aはPLL10の入力の位相（上記の計算で
はφinで表される）を表し、信号100bは信号発生器50の
利得制御出力51を表し、信号100cはVCO26の出力27の位
相を表す。別のノイズ摂動105が時間t2の直前でループ
入力信号100aに加えられた。この摂動によって大きな位
相エラーの遷移110が発生したことに留意されたい。こ
の遷移110は約22時間単位であり、大きさは0.5振幅単位
である。
第4B図は、PLL10と関連する他のループ入力信号120a、
利得制御信号120b、およびループ出力信号120cを示す。
ループ入力信号120aは前の入力100aと同じように保持さ
れ、対応する摂動125は時間t2の近くにある。しかし、1
20bは利得制御信号100bの場合のような急激な変化では
なく、時間t2へ線形に減少している傾斜部121bを有して
いる。摂動125の結果として生じるループ・エラー信号1
20cの振動をはっきり見ることができる。図に示すよう
にして帯域幅の減少を傾斜させることによってループは
安定するのに約17時間単位、すなわち殆ど25％少ない時
間しか必要としない。振幅は0.1マグニチュード単位に
減少、即ち約５倍改善された。しかし、それでもまだ利
得遷移はデータ部が始まろうとする時間t2で発生する。
第4C図は、ループの帯域幅自体の変化に対する感受性に
ついての本発明の効果を示す同様のグラフである。利得
制御信号140a−140bがプロットされ、傾斜部142の勾配
は対応するループ位相エラー信号145a−145dと共に変化
する。傾斜部142の勾配が減少する（140aと140cを比
較）にしたがって得られる応答（145aと145cを比較）は
「リンギング」が少ない、すなわち、ダンピング特性が
よくなっている。トレース140dと145dは、時間t2よりも
傾斜をのばしてループ入力信号12のデータ部36に入れた
結果を示す。このループは、これらが行われたときより
早い時間に安定状態に到達する。応答信号145dで示され
る状態では、ループは約10時間単位後に安定しているこ
とに特に留意されたい。これ以外の全ての場合でループ
は安定するのに更に時間を要する。もし傾斜関数がこの
ように延長されれば、プリアンブル部34は更に短かくで
き、それによってPLL10を位相ロックする時間を短くす
る。
上の説明は、本発明の特定の実施例についてである。し
かし、本発明の効果の一部または全部を達成しつつ実施
例を変更または変形することは可能である。例えば、本
発明はディスク・ドライブからのデータを捕捉するのに
特に有用であると説明した。一般的に最小時間でディジ
タル・データを取得することが必要とされている。他の
データ処理周辺装置にもそれらの効果を発揮させるよう
本発明を使用できる。
【図面の簡単な説明】
第１図は、本発明の位相ロック・ループのブロック図を
示す。 第２図は、傾斜信号発生器によって利得制御入力を加え
られているチャージ・ポンプを使用した本発明の一実施
例のブロック図を示す。 第３図は、第２図に示す信号発生器の詳細な回路図であ
る。 第4A図、第4B図および第4C図は、本発明によって可能と
なったノイズに対する感受性の減少とループ・ロック時
間の短縮とを示すコンピュータシュミレーションであ
る。 10……位相ロック・ループ 11……信号処理器 12……ループ入力信号 20……位相検出器 21……帯域幅制御信号 22……ループ・フィルター 23……利得制御入力 24……ループ増幅器 26……電圧制御オツシレータ 27……VCO出力 28……ループ出力信号 34……プリアンブル部 36……データ部 38……帯域幅制御または利得制御に対する時間のグラフ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−216648（ＪＰ，Ａ) 特開 昭56−13853（ＪＰ，Ａ) 特開 昭62−253224（ＪＰ，Ａ) 特開 昭62−230242（ＪＰ，Ａ) 特開 昭63−56018（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】プリアンブル部とデータ部とを有する入力
    信号を受ける位相ロック・ループにおいて、 位相ロック・ループがプリアンブル部を受ける時に始ま
    って、その時から引き続いて、位相ロック・ループがデ
    ータ部を受ける時の少なくとも一部分の時間中振幅が単
    調に減少する応答制御信号をつくる信号発生手段、及び 位相ロック・ループと信号発生手段とに結合し、応答制
    御信号の振幅に従って位相ロック・ループの応答時間を
    調整するループ制御手段 を備えたことを特徴とする位相ロック・ループ。
  2. 【請求項２】ループ制御手段は応答制御信号の振幅に従
    って位相ロック・ループの帯域幅を調整する請求項１に
    記載の位相ロック・ループ。
  3. 【請求項３】ループ制御手段は応答制御信号の振幅に従
    って位相ロック・ループの利得を調整する請求項１に記
    載の位相ロック・ループ。
  4. 【請求項４】プリアンブル部とデータ部とを有するデジ
    タル入力信号を受けてプリアンブル部に位相ロックされ
    たデジタルクロック信号を生じる、デイスク・ドライブ
    と使用する位相ロック・ループにおいて、 電圧入力制御と出力信号とを有する電圧制御オッシレー
    タ（VCO）と、 参照信号と電圧制御オッシレータ（VCO）の出力信号と
    を受けるよう結合され、そしてパルス化した進み・遅れ
    出力信号を発生する位相検出器と、 キャパシタと、 進み・遅れ出力信号を受けるよう結合され、参照信号が
    電圧制御オッシレータ（VCO）の出力信号より進んでい
    ることを示す進み信号からパルスを受けるとキャパシタ
    を少しづつ放電し、そして参照信号が電圧制御オッシレ
    ータ（VCO）の出力信号より遅れていることを示す遅れ
    信号からパルスを受けるとキャパシタを少しづつ充電
    し、少しづつの増分充電もしくは増分放電の大きさを制
    御する増分制御入力も有するチャージ・ポンプと、 位相ロック・ループがプリアンブル部を受け始める最初
    の時の比較的高い初期値から位相ロック・ループがプリ
    アンブル部の受信を停止する第２の、後の方の時の比較
    的低い値へ単調に減少していくようチャージ・ポンプの
    増分制御入力を調整する手段と を備え、最初の時と第２の、後の方の時との時間差は、
    位相ロック・ループの固有周波数の逆数に等しいループ
    時定数と少なくとも同じ長さであることを特徴とする位
    相ロック・ループ。
  5. 【請求項５】プリアンブル部とデータ部とを有するデジ
    タル入力信号をデイスク・ドライブから受けてプリアン
    ブル部に位相ロックされたデジタルクロック信号を生じ
    る位相ロック・ループにおいて、 位相ロック・ループがプリアンブル部を受ける時に始ま
    って、その時から引き続いて、位相ロック・ループがデ
    ータ部を受ける時の少なくとも一部分の時間中エクスポ
    ーネンシヤルに減少するよう振幅がエクスポーネンシヤ
    ルに減少する応答制御信号をつくる信号発生手段、及び 位相ロック・ループと信号発生手段とに結合し、応答制
    御信号の振幅に従って位相ロック・ループの応答時間を
    調整するループ制御手段 を備えたことを特徴とする位相ロック・ループ。
  6. 【請求項６】電圧入力制御と出力信号とを有する電圧制
    御オッシレータ（VCO）と、 参照信号と電圧制御オッシレータ（VCO）の出力信号と
    を受けるよう結合され、そしてパルス化した進み・遅れ
    出力信号を発生する位相検出器と、 キャパシタと、 進み・遅れ出力信号と応答制御信号とを受けるよう結合
    され、参照信号が電圧制御オッシレータ（VCO）の出力
    信号より進んでいることを示す進み信号からパルスを受
    けるとキャパシタを少しづつ放電し、そして参照信号が
    電圧制御オッシレータ（VCO）の出力信号より遅れてい
    ることを示す遅れ信号からパルスを受けるとキャパシタ
    を少しづつ充電し、そして少しづつの増分充電もしくは
    増分放電の大きさを制御するため応答制御信号を受ける
    増分制御入力も有するチャージ・ポンプと を備える請求項５に記載の位相ロック・ループ。
JP1120240A 1988-05-12 1989-05-12 位相ロック・ループ Expired - Lifetime JPH0793619B2 (ja)

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CA1310746C (en) 1992-11-24
EP0341834B1 (en) 1993-09-15
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