JPH0789552B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0789552B2 JPH0789552B2 JP61043104A JP4310486A JPH0789552B2 JP H0789552 B2 JPH0789552 B2 JP H0789552B2 JP 61043104 A JP61043104 A JP 61043104A JP 4310486 A JP4310486 A JP 4310486A JP H0789552 B2 JPH0789552 B2 JP H0789552B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- aluminum
- wiring
- aluminum film
- semiconductor device
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、多層配線を有する
半導体装置の平坦化技術に関するものである。
半導体装置の平坦化技術に関するものである。
従来、多層配線構造を有する半導体装置の平坦化技術と
しては、第５図に示すように、半導体基板１上に形成さ
れたアルミニウム配線パターン２上に絶縁膜、例えばプ
ラズマ窒化膜などの絶縁膜４上に、スピンオン酸化膜３
がコートされ、表面が平坦化された後に２層目の配線、
例えば２層目金属膜８が形成されるという構造が知られ
ている。
しては、第５図に示すように、半導体基板１上に形成さ
れたアルミニウム配線パターン２上に絶縁膜、例えばプ
ラズマ窒化膜などの絶縁膜４上に、スピンオン酸化膜３
がコートされ、表面が平坦化された後に２層目の配線、
例えば２層目金属膜８が形成されるという構造が知られ
ている。
上述した従来の平坦化技術では、１層目の配線間隔寸法
と平坦度（２層目の配線のカバレッジで判断する）の相
関が強いためある特定の領域の配線間隔寸法では、非常
に平坦度が悪くなり、各種の配線間隔寸法が存在する半
導体基板内では、平坦度がばらついてしまう。
と平坦度（２層目の配線のカバレッジで判断する）の相
関が強いためある特定の領域の配線間隔寸法では、非常
に平坦度が悪くなり、各種の配線間隔寸法が存在する半
導体基板内では、平坦度がばらついてしまう。
そのため、高い信頼性を有する多層配線を実現するに
は、上記平坦度が悪くなる。領域の寸法の間隔はさける
ように、配線パターンを設計する必要があり、素子の高
密度化に対して大きな障害となる。
は、上記平坦度が悪くなる。領域の寸法の間隔はさける
ように、配線パターンを設計する必要があり、素子の高
密度化に対して大きな障害となる。
本発明の目的は、配線パターンにきびしい制約を受ける
ことなく、信頼性の高い多層配線構造を有する半導体装
置を提供することにある。
ことなく、信頼性の高い多層配線構造を有する半導体装
置を提供することにある。
本発明の半導体装置は、半導体基板上に設けられた素子
相互接続配線用の所定膜厚の第１のアルミニウム膜と、
所定間隔の空隙部を介して前記第１のアルミニウム膜に
隣接し、上記所定膜厚より薄く，上記半導体基板上に設
けられた素子相互接続には用いられない第２のアルミニ
ウム膜と、上記第２のアルミニウム膜の上面に選択的に
設けられたアルミナ膜と，上記第１のアルミニウム膜の
表面，上記第２のアルミニウム膜の側面および上記アル
ミナ膜の表面を覆い、かつ、上記空隙部を埋設する層間
絶縁膜とを有して構成される。
相互接続配線用の所定膜厚の第１のアルミニウム膜と、
所定間隔の空隙部を介して前記第１のアルミニウム膜に
隣接し、上記所定膜厚より薄く，上記半導体基板上に設
けられた素子相互接続には用いられない第２のアルミニ
ウム膜と、上記第２のアルミニウム膜の上面に選択的に
設けられたアルミナ膜と，上記第１のアルミニウム膜の
表面，上記第２のアルミニウム膜の側面および上記アル
ミナ膜の表面を覆い、かつ、上記空隙部を埋設する層間
絶縁膜とを有して構成される。
次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の一実施例の断面図、第２図乃至第
４図は本発明の一実施例の製造方法を説明するための主
要工程の断面図である。
る。第１図は本発明の一実施例の断面図、第２図乃至第
４図は本発明の一実施例の製造方法を説明するための主
要工程の断面図である。
本発明の一実施例は次の工程により製作することができ
る。
る。
まず、第２図に示すように、半導体基板１上に配線用金
属アルミニウムを0.8μｍ被着させた後、CVDシリコン酸
化膜６を0.4μｍ成長させる。次にフォトレジスト７を
被着、所定の配線パターンを焼きつけ、異方性エッチン
グによりCVDシルコン酸化膜を除去しパターンを形成す
る。
属アルミニウムを0.8μｍ被着させた後、CVDシリコン酸
化膜６を0.4μｍ成長させる。次にフォトレジスト７を
被着、所定の配線パターンを焼きつけ、異方性エッチン
グによりCVDシルコン酸化膜を除去しパターンを形成す
る。
次に、第３図に示すように、陽極化成法によって素子相
互接続に不要なアルミニウムの表面に0.2μｍアルミナ
５を形成した後、希フッ酸で前記CVDシリコン酸化膜を
0.4μｍサイドエッチした後フォトレジストを除去す
る。
互接続に不要なアルミニウムの表面に0.2μｍアルミナ
５を形成した後、希フッ酸で前記CVDシリコン酸化膜を
0.4μｍサイドエッチした後フォトレジストを除去す
る。
次に、第４図に示すように、アルミナ５とCVDシリコン
酸化膜６をマスクにして、反応性イオンエッチングを行
なうと幅が約0.4μｍの溝が形成される。
酸化膜６をマスクにして、反応性イオンエッチングを行
なうと幅が約0.4μｍの溝が形成される。
次に、第１図に示すように、CVDシリコン酸化膜を希フ
ッ酸で除去した後、全表面に0.1μｍのプラズマ窒化膜
４を成長させる。次いで、スピンオン酸化膜を塗布する
と図示されているような表面が平坦化された絶縁層が得
られ、以後第２層目の配線を形成すると良好な形状を有
する配線構造が実現できる。
ッ酸で除去した後、全表面に0.1μｍのプラズマ窒化膜
４を成長させる。次いで、スピンオン酸化膜を塗布する
と図示されているような表面が平坦化された絶縁層が得
られ、以後第２層目の配線を形成すると良好な形状を有
する配線構造が実現できる。
以上説明したように、本発明は半導体基板上に形成され
同一幅の絶縁物で埋没された溝によって分離された金属
膜よりなる素子相互接続用配線を形成しているので、表
面が平坦で配線パターンにきびしい制約を受けることな
く、信頼性の高い多層配線が得られる。
同一幅の絶縁物で埋没された溝によって分離された金属
膜よりなる素子相互接続用配線を形成しているので、表
面が平坦で配線パターンにきびしい制約を受けることな
く、信頼性の高い多層配線が得られる。
第１図は本発明の一実施例の断面図、第２図乃至第４図
は本発明の一実施例の製造方法を説明するための主要工
程の断面図、第５図は従来の多層配線を有する半導体装
置の断面図である。 １……基板、２……アルミニウム、３……スピンオン酸
化膜、４……プラズマ窒化膜、５……アルミナ、６……
CVDシリコン酸化膜、７……フォトレジスト、８……２
層目金属、９……配線に不要なアルミニウム。
は本発明の一実施例の製造方法を説明するための主要工
程の断面図、第５図は従来の多層配線を有する半導体装
置の断面図である。 １……基板、２……アルミニウム、３……スピンオン酸
化膜、４……プラズマ窒化膜、５……アルミナ、６……
CVDシリコン酸化膜、７……フォトレジスト、８……２
層目金属、９……配線に不要なアルミニウム。
Claims (1)
- 【請求項１】半導体基板上に設けられた素子相互接続配
線用の所定膜厚の第１のアルミニウム膜と、 所定間隔の空隙部を介して前記第１のアルミニウム膜に
隣接し、前記所定膜厚より薄く，前記半導体基板上に設
けられた素子相互接続には用いられない第２のアルミニ
ウム膜と、 前記第２のアルミニウム膜の上面に選択的に設けられた
アルミナ膜と、 前記第１のアルミニウム膜の表面，前記第２のアルミニ
ウム膜の側面および前記アルミナ膜の表面を覆い、か
つ、前記空隙部を埋設する層間絶縁膜とを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043104A JPH0789552B2 (ja) | 1986-02-27 | 1986-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043104A JPH0789552B2 (ja) | 1986-02-27 | 1986-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62199036A JPS62199036A (ja) | 1987-09-02 |
| JPH0789552B2 true JPH0789552B2 (ja) | 1995-09-27 |
Family
ID=12654526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043104A Expired - Lifetime JPH0789552B2 (ja) | 1986-02-27 | 1986-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789552B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5849026B2 (ja) * | 1976-06-23 | 1983-11-01 | 株式会社日立製作所 | 多層配線の製法 |
-
1986
- 1986-02-27 JP JP61043104A patent/JPH0789552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62199036A (ja) | 1987-09-02 |
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