JPH0787572B2 - 静止画再生装置 - Google Patents
静止画再生装置Info
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- JPH0787572B2 JPH0787572B2 JP62085712A JP8571287A JPH0787572B2 JP H0787572 B2 JPH0787572 B2 JP H0787572B2 JP 62085712 A JP62085712 A JP 62085712A JP 8571287 A JP8571287 A JP 8571287A JP H0787572 B2 JPH0787572 B2 JP H0787572B2
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- video signal
- pulse
- pulse signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、１フイールド分のビデオ信号を用いて静止画
再生を可能とした静止画再生装置に関する。
再生を可能とした静止画再生装置に関する。
従来、ヘリカルスキヤン方式の磁気記録再生装置で静止
画再生を行なう場合、たとえば、横山克哉外２名共著
「ホームVTR入門」 コロナ社発行（昭和56年10月５
日） pp.195−196に記載されるように、１フイールド
のビデオ信号が記録された１つのビデオトラツクを２つ
のビデオヘツドでもつて交互に繰り返し再生する方式
と、アジマス角が異なる２つのビデオヘツドが用いられ
る場合、１フイールドずつビデオ信号が記録された隣接
する２つのビデオトラツクを各々別々のビデオヘツドで
交互に再生する方式とがある。
画再生を行なう場合、たとえば、横山克哉外２名共著
「ホームVTR入門」 コロナ社発行（昭和56年10月５
日） pp.195−196に記載されるように、１フイールド
のビデオ信号が記録された１つのビデオトラツクを２つ
のビデオヘツドでもつて交互に繰り返し再生する方式
と、アジマス角が異なる２つのビデオヘツドが用いられ
る場合、１フイールドずつビデオ信号が記録された隣接
する２つのビデオトラツクを各々別々のビデオヘツドで
交互に再生する方式とがある。
ところで、これら方式では、いずれも静止画像の表示に
はインターレース走査が行なわれる。１フイールドのビ
デオ信号によつてインターレース走査の静止画再生を行
なう上記従来技術の場合には、 偶フイールドで同一画像内容となるために、垂直解像度
が低く、画質劣化が著しいという問題があるばかりでな
く、画像が垂直方向にゆれるという問題もあつた。
はインターレース走査が行なわれる。１フイールドのビ
デオ信号によつてインターレース走査の静止画再生を行
なう上記従来技術の場合には、 偶フイールドで同一画像内容となるために、垂直解像度
が低く、画質劣化が著しいという問題があるばかりでな
く、画像が垂直方向にゆれるという問題もあつた。
これに対して、１フレーム（２フイールド）のビデオ信
号でもつて静止画再生を行なう上記従来技術では、垂直
解像度、画像の垂直方向のゆれについては問題はない
が、動きの速い画像を含む場合には、 偶フイールドで画像内容に違いがあり、このために、画
面内に映像ぶれが生じてしまうという問題があつた。
号でもつて静止画再生を行なう上記従来技術では、垂直
解像度、画像の垂直方向のゆれについては問題はない
が、動きの速い画像を含む場合には、 偶フイールドで画像内容に違いがあり、このために、画
面内に映像ぶれが生じてしまうという問題があつた。
本発明の目的は、かかる問題点を解消し、鮮明で安定し
た静止画像を得ることができるようにした静止画再生装
置を提供することにある。
た静止画像を得ることができるようにした静止画再生装
置を提供することにある。
上記目的を達成するために、本発明は、メモリから読み
出される１フイールドの繰り返しのビデオ信号と該ビデ
オ信号を1H遅延したビデオ信号とを演算器に供給してそ
れらの平均内容を有するビデオ信号を生成し、このビデ
オ信号と該メモリからのビデオ信号とを１フイールド毎
に交互に選択して静止画用のビデオ信号とする。
出される１フイールドの繰り返しのビデオ信号と該ビデ
オ信号を1H遅延したビデオ信号とを演算器に供給してそ
れらの平均内容を有するビデオ信号を生成し、このビデ
オ信号と該メモリからのビデオ信号とを１フイールド毎
に交互に選択して静止画用のビデオ信号とする。
メモリから読み出されるビデオ信号のうちの選択された
１つおきのフイールドのビデオ信号は表示画面で 偶フイールドの一方となり、演算器からのビデオ信号の
うちの選択された１つおきのフイールドのビデオ信号は
表示画面で 偶フイールドの他方となる 一方、演算器がメモリからのビデオ信号と1H遅延された
ビデオ信号との平均をとることにより、メモリからの１
つおきのフイールドのビデオ信号が表示画面の フイールドを表わすものとすると、演算器からのビデオ
信号によつて表わされる表示画面での偶フイールドの各
水平走査線は、その上下の フイールドの水平走査線の画像内容の平均的なものとな
る。
１つおきのフイールドのビデオ信号は表示画面で 偶フイールドの一方となり、演算器からのビデオ信号の
うちの選択された１つおきのフイールドのビデオ信号は
表示画面で 偶フイールドの他方となる 一方、演算器がメモリからのビデオ信号と1H遅延された
ビデオ信号との平均をとることにより、メモリからの１
つおきのフイールドのビデオ信号が表示画面の フイールドを表わすものとすると、演算器からのビデオ
信号によつて表わされる表示画面での偶フイールドの各
水平走査線は、その上下の フイールドの水平走査線の画像内容の平均的なものとな
る。
したがつて、表示画面には、１フレームのビデオ信号か
ら得られる静止画と同等の静止画が得られ、しかも、表
示画面上の順次の水平走査線では画像内容が連続的とな
り、画像ぶれや垂直方向の画像ゆれは生じない。
ら得られる静止画と同等の静止画が得られ、しかも、表
示画面上の順次の水平走査線では画像内容が連続的とな
り、画像ぶれや垂直方向の画像ゆれは生じない。
以下、本発明の実施例を図面によつて説明する。
第１図は本発明による静止画再生装置の一実施例を示す
構成図であつて、１は磁気テープ、2,3はビデオヘツ
ド、４は信号処理回路、５はアナログ−デジタル変換器
（以下、A/D変換器という）、６はメモリ、７は遅延回
路、８はシリンダモータ、９はシリンダ制御回路、10は
逓倍回路、11はパルス発生回路、12はコントローラ、13
は演算器、14はスイツチ、15はパルス発生回路、16はデ
ジタル−アナログ変換器（以下、D/A変換器という）で
ある。また、第２図は第１図の各部の信号を示す波形図
であつて、第１図に対応する信号には同一符号をつけて
いる。
構成図であつて、１は磁気テープ、2,3はビデオヘツ
ド、４は信号処理回路、５はアナログ−デジタル変換器
（以下、A/D変換器という）、６はメモリ、７は遅延回
路、８はシリンダモータ、９はシリンダ制御回路、10は
逓倍回路、11はパルス発生回路、12はコントローラ、13
は演算器、14はスイツチ、15はパルス発生回路、16はデ
ジタル−アナログ変換器（以下、D/A変換器という）で
ある。また、第２図は第１図の各部の信号を示す波形図
であつて、第１図に対応する信号には同一符号をつけて
いる。
次に、第２図を参照してこの実施例の動作を説明する。
シリンダモータ８はシリンダ制御回路９により一定速度
で回転し、シリンダ上に取り付けられたビデオヘツド2,
3は磁気テープ１からビデオ信号を再生している。この
とき、磁気テープ１は、図示されなく駆動システムによ
り、一定速度で走行している。
で回転し、シリンダ上に取り付けられたビデオヘツド2,
3は磁気テープ１からビデオ信号を再生している。この
とき、磁気テープ１は、図示されなく駆動システムによ
り、一定速度で走行している。
シリンダ制御回路９から得られるシリンダモータ８の位
相制御の基準となる30Hzの位相信号Ａは逓倍回路10に入
力され、２逓倍されて60Hzのパルス信号Ｂが生成され
る。ここで、逓倍回路10はシリンダモータ８の位相基準
となる位相信号Ａの立上りエツジで動作する。シリンダ
モータ８の位相基準が位相信号Ａの立下りエツジである
場合には、逓倍回路10も立下りエツジで動作する。これ
により、位相信号Ａとビデオヘツド2,3、及び位相信号
Ａと再生ビデオ信号中の垂直同期信号との位相関係は、
ある一定の関係に保たれる。
相制御の基準となる30Hzの位相信号Ａは逓倍回路10に入
力され、２逓倍されて60Hzのパルス信号Ｂが生成され
る。ここで、逓倍回路10はシリンダモータ８の位相基準
となる位相信号Ａの立上りエツジで動作する。シリンダ
モータ８の位相基準が位相信号Ａの立下りエツジである
場合には、逓倍回路10も立下りエツジで動作する。これ
により、位相信号Ａとビデオヘツド2,3、及び位相信号
Ａと再生ビデオ信号中の垂直同期信号との位相関係は、
ある一定の関係に保たれる。
位相信号Ａはパルス発生回路11に入力され、位相信号Ａ
よりパルス信号Ｃが生成される。このパルス信号Ｃはビ
デオヘツド2,3の切り換え点を示す位置に設定される
（なお、VHS規格の場合には、垂直同期信号より6.5H
前）。このパルス信号Ｃはコントローラ12に供給され
る。
よりパルス信号Ｃが生成される。このパルス信号Ｃはビ
デオヘツド2,3の切り換え点を示す位置に設定される
（なお、VHS規格の場合には、垂直同期信号より6.5H
前）。このパルス信号Ｃはコントローラ12に供給され
る。
コントローラ12は、ユーザーからのスチル指令により、
スチル指令信号Ｄがハイになると動作を開始し、パルス
信号Ｃから切換信号Ｅとライトモード設定信号Ｆとを生
成する。ライトモード設定信号Ｆはスチル指令信号Ｄが
ハイとなつた後の最初のパルス信号Ｃの立下りエツジで
ハイとなり、次のパルス信号Ｃの立下りエツジでローと
なる。そしてこのライトモード設定信号Ｆがハイ期間中
メモリ６がライトモードに設定される。従つて、ビデオ
ヘツド2,3より再生され、信号処理回路４で処理され
て、A/C変換器５においてデイジタル化されたビデオ信
号がメモリ６に記憶される。ここで、パルス信号Ｃの１
周期はビデオ信号の１フイールドに等しいから、ライト
モード設定信号Ｆのハイ期間により、メモリ６に１フイ
ールドのデジタルビデオ信号が記録されることになる。
ライトモード設定信号Ｆがハイからローに変わると、メ
モリ６はリードモードとなり、記憶された１フイールド
のデジタルビデオ信号が繰り返し読み出される。
スチル指令信号Ｄがハイになると動作を開始し、パルス
信号Ｃから切換信号Ｅとライトモード設定信号Ｆとを生
成する。ライトモード設定信号Ｆはスチル指令信号Ｄが
ハイとなつた後の最初のパルス信号Ｃの立下りエツジで
ハイとなり、次のパルス信号Ｃの立下りエツジでローと
なる。そしてこのライトモード設定信号Ｆがハイ期間中
メモリ６がライトモードに設定される。従つて、ビデオ
ヘツド2,3より再生され、信号処理回路４で処理され
て、A/C変換器５においてデイジタル化されたビデオ信
号がメモリ６に記憶される。ここで、パルス信号Ｃの１
周期はビデオ信号の１フイールドに等しいから、ライト
モード設定信号Ｆのハイ期間により、メモリ６に１フイ
ールドのデジタルビデオ信号が記録されることになる。
ライトモード設定信号Ｆがハイからローに変わると、メ
モリ６はリードモードとなり、記憶された１フイールド
のデジタルビデオ信号が繰り返し読み出される。
このデジタルビデオ信号は遅延回路７、演算器13および
スイツチ14に供給される。遅延回路７においては、メモ
リ６からのデジタルビデオ信号が1H分遅延され、演算器
13に供給される。演算器13はこの遅延されたデジタルビ
デオ信号とメモリ６からのデジタルビデオ信号との平均
値（すなわち、画面上の隣り合う２つの水平期間のビデ
オ信号の平均値）を算出し、平均化されたデジタルビデ
オ信号をスイツチ14に供給する。
スイツチ14に供給される。遅延回路７においては、メモ
リ６からのデジタルビデオ信号が1H分遅延され、演算器
13に供給される。演算器13はこの遅延されたデジタルビ
デオ信号とメモリ６からのデジタルビデオ信号との平均
値（すなわち、画面上の隣り合う２つの水平期間のビデ
オ信号の平均値）を算出し、平均化されたデジタルビデ
オ信号をスイツチ14に供給する。
スイツチ14は切換信号Ｅによつて制御される。切換信号
Ｅは、スチル指令信号Ｄがハイとなつた後、パルス信号
Ｃの立下りエツジ毎にハイ，ローとレベルを反転する。
これにより、スイツチ14はメモリ６からのデジタルビデ
オ信号と演算器13からのデジタルビデオ信号とを交互に
選択する。ここで、パルス信号Ｃの周期はビデオ信号の
１フイールド期間に等しく、その立下りエツジはビデオ
ヘツド2,3の切り換え点に設定されているから、切換信
号Ｅはビデオヘツド2,3の切り換え点でレベルが反転
し、かつハイ期間，ロー期間は夫々ビデオ信号の１フイ
ールド期間に等しい。このために、スイツチ14はメモリ
６からのデジタルビデオ信号と演算器13からのデジタル
ビデオ信号とを１フイールド期間ずつ交互に選択する。
なお、スイツチ14は、切換信号Ｅがハイのとき、メモリ
６からのデジタルビデオ信号を選択するものとする。ス
イツチ14から出力されるデジタルビデオ信号はD/A変換
器16でアナログのビデオ信号に変換される。
Ｅは、スチル指令信号Ｄがハイとなつた後、パルス信号
Ｃの立下りエツジ毎にハイ，ローとレベルを反転する。
これにより、スイツチ14はメモリ６からのデジタルビデ
オ信号と演算器13からのデジタルビデオ信号とを交互に
選択する。ここで、パルス信号Ｃの周期はビデオ信号の
１フイールド期間に等しく、その立下りエツジはビデオ
ヘツド2,3の切り換え点に設定されているから、切換信
号Ｅはビデオヘツド2,3の切り換え点でレベルが反転
し、かつハイ期間，ロー期間は夫々ビデオ信号の１フイ
ールド期間に等しい。このために、スイツチ14はメモリ
６からのデジタルビデオ信号と演算器13からのデジタル
ビデオ信号とを１フイールド期間ずつ交互に選択する。
なお、スイツチ14は、切換信号Ｅがハイのとき、メモリ
６からのデジタルビデオ信号を選択するものとする。ス
イツチ14から出力されるデジタルビデオ信号はD/A変換
器16でアナログのビデオ信号に変換される。
切換信号Ｅはパルス発生器15にも供給され、スイツチ14
からのデジタルビデオ信号の垂直同期信号期間ハイとな
るパルス信号Ｇを形成する。このパルス信号ＧはD/A変
換器16に供給され、パルス信号Ｇがハイ期間中D/A変換
器16から出力されるビデオ信号の垂直同期信号が一定レ
ベルに固定される。この一定レベルに固定する手段は種
々考えられるが、単純なものとしては、D/A変換器16の
入力デジタルビデオ信号をパルス信号Ｇのハイ期間中に
は垂直同期信号でのデジタル値を一定値に固定するなど
の手段があり、詳細な説明は省略する。
からのデジタルビデオ信号の垂直同期信号期間ハイとな
るパルス信号Ｇを形成する。このパルス信号ＧはD/A変
換器16に供給され、パルス信号Ｇがハイ期間中D/A変換
器16から出力されるビデオ信号の垂直同期信号が一定レ
ベルに固定される。この一定レベルに固定する手段は種
々考えられるが、単純なものとしては、D/A変換器16の
入力デジタルビデオ信号をパルス信号Ｇのハイ期間中に
は垂直同期信号でのデジタル値を一定値に固定するなど
の手段があり、詳細な説明は省略する。
第３図は第１図におけ メモリ６およびコントローラ12
の一具体例を示すブロツクであつて、30は記憶素子群、
31はリード／ライトコントローラ、32はアドレス回路、
33はスイツチ、34は電圧源、35,36はＤフリツプフロツ
プ、37,38はインバータ、39はパルス発生回路、40,41は
ANDゲート、42はOR回路である。また、第４図は第３図
における各部の信号を示す波形図であつて、第３図に対
応する信号には同一符号をつけている。
の一具体例を示すブロツクであつて、30は記憶素子群、
31はリード／ライトコントローラ、32はアドレス回路、
33はスイツチ、34は電圧源、35,36はＤフリツプフロツ
プ、37,38はインバータ、39はパルス発生回路、40,41は
ANDゲート、42はOR回路である。また、第４図は第３図
における各部の信号を示す波形図であつて、第３図に対
応する信号には同一符号をつけている。
第３図および第４図において、スチル指令信号Ｄがロー
のときにはインバータ37の出力はハイであり、これによ
つてＤフリツプフロツプ35,36はリセツト状態に設定さ
れている。スチル指令信号Ｄがローからハイになると、
インバータ37の出力はハイからローにかわり、Ｄフリツ
プフロツプ35,36はリセツト解除される。Ｄフリツプフ
ロツプ36は、Ｔ入力としてインバータ38を介してパルス
信号Ｃが供給されており、リセツト解除されると、この
パルス信号Ｃの立下りエツジにより、出力であるＤ入
力を取り込み、Ｑ出力から切換信号Ｅを発生する。Ｄフ
リツプフロツプ35は、Ｄ入力がハイに固定されており、
切換信号Ｅの立下りエツジでこのＤ入力をサンプリング
する。このＤフリツプフロツプ35の出力Ｉは、リセツ
ト時ハイであるが、リセツト解除後、切換信号Ｅの立下
りエツジでＤ入力をサンプリングすると、出力Ｉはロ
ーに固定される。ANDゲート41にはこの出力Ｉと切換
信号Ｅとが供給され、ライトモード設定信号Ｆが生成さ
れる。このライトモード設定信号Ｆは、スチル指令信号
Ｄがハイとなつた後の切換信号Ｅの最初のハイ期間の信
号である。このライトモード設定信号Ｆはメモリ６のリ
ード／ライトコントローラ31に供給され、そのハイの期
間、記憶素子群30をA/D変換器５からのデジタルビデオ
信号のライトモードとする。ライトモード設定信号Ｆが
ハイからローになると、リード／ライトコントローラ31
は記憶素子群30はリードモードとし、記憶素子群30から
デジタルビデオ信号を繰り返し読み出す。このとき、記
憶素子群30の個々の記憶素子指定は、一般に使われてい
るメモリと同様に、アドレス回路32により行われてい
る。
のときにはインバータ37の出力はハイであり、これによ
つてＤフリツプフロツプ35,36はリセツト状態に設定さ
れている。スチル指令信号Ｄがローからハイになると、
インバータ37の出力はハイからローにかわり、Ｄフリツ
プフロツプ35,36はリセツト解除される。Ｄフリツプフ
ロツプ36は、Ｔ入力としてインバータ38を介してパルス
信号Ｃが供給されており、リセツト解除されると、この
パルス信号Ｃの立下りエツジにより、出力であるＤ入
力を取り込み、Ｑ出力から切換信号Ｅを発生する。Ｄフ
リツプフロツプ35は、Ｄ入力がハイに固定されており、
切換信号Ｅの立下りエツジでこのＤ入力をサンプリング
する。このＤフリツプフロツプ35の出力Ｉは、リセツ
ト時ハイであるが、リセツト解除後、切換信号Ｅの立下
りエツジでＤ入力をサンプリングすると、出力Ｉはロ
ーに固定される。ANDゲート41にはこの出力Ｉと切換
信号Ｅとが供給され、ライトモード設定信号Ｆが生成さ
れる。このライトモード設定信号Ｆは、スチル指令信号
Ｄがハイとなつた後の切換信号Ｅの最初のハイ期間の信
号である。このライトモード設定信号Ｆはメモリ６のリ
ード／ライトコントローラ31に供給され、そのハイの期
間、記憶素子群30をA/D変換器５からのデジタルビデオ
信号のライトモードとする。ライトモード設定信号Ｆが
ハイからローになると、リード／ライトコントローラ31
は記憶素子群30はリードモードとし、記憶素子群30から
デジタルビデオ信号を繰り返し読み出す。このとき、記
憶素子群30の個々の記憶素子指定は、一般に使われてい
るメモリと同様に、アドレス回路32により行われてい
る。
ANDゲート40には切返信号Ｅとパルス信号Ｃとが供給さ
れており、１つおきのパルス信号Ｃからなるパルス信号
Ｊが得られる。このパルス信号Ｊはパルス発生回路39に
供給され、このパルス信号Ｊの立下りエツジより0.5H幅
のパルス信号Ｋが生成される。このパルス信号Ｋはパル
ス信号ＣとともにOR回路42に供給され、これらが加算さ
れてなるパルス信号Ｈが生成される。この信号Ｈは、ア
ドレス回路32に供給され、そのハイ期間中アドレス回路
32をリセツトする。また、パルス信号Ｈはスイツチ33に
も供給され、そのハイ期間中には電圧源34の出力を、ロ
ー期間中には記憶素子群30から出力されるデジタルビデ
オ信号をメモリ６から出力させる。ここで、電圧源34の
電圧レベルは同期信号レベル以外の任意のレベルとす
る。
れており、１つおきのパルス信号Ｃからなるパルス信号
Ｊが得られる。このパルス信号Ｊはパルス発生回路39に
供給され、このパルス信号Ｊの立下りエツジより0.5H幅
のパルス信号Ｋが生成される。このパルス信号Ｋはパル
ス信号ＣとともにOR回路42に供給され、これらが加算さ
れてなるパルス信号Ｈが生成される。この信号Ｈは、ア
ドレス回路32に供給され、そのハイ期間中アドレス回路
32をリセツトする。また、パルス信号Ｈはスイツチ33に
も供給され、そのハイ期間中には電圧源34の出力を、ロ
ー期間中には記憶素子群30から出力されるデジタルビデ
オ信号をメモリ６から出力させる。ここで、電圧源34の
電圧レベルは同期信号レベル以外の任意のレベルとす
る。
以上のようにメモリ６は制御されているが、このときの
メモリ６からのデジタルビデオ信号中の水平同期信号Ｌ
の状態について説明する。
メモリ６からのデジタルビデオ信号中の水平同期信号Ｌ
の状態について説明する。
通常再生の状態での映像信号をライトモード設定信号Ｆ
にもとづいて１フイールド期間記憶素子群30に記憶す
る。この時の映像信号は262.5H期間の信号であり、ライ
トモード設定信号Ｆの立上りと同時に水平同期信号Ｌが
入力された場合、１フイールド後には、最後の水平期間
は0.5Hだけビデオヘツド2,3で再生したところとなる。
従つて、１フイールド経過後直ちにメモリ６に記憶され
たデイジタルビデオ信号を読み出した場合、水平同期信
号Ｌが読み出し信号のスタートとなるため、0.5Hの半ば
が生じてスキユーを生じる。そこで、パルス信号Ｋによ
り、アドレス回路32のリセツト期間に１フイールドおき
に0.5Hだけ長くし、スキユー発生を防いでいる。これに
より、第４図に示すように、水平同期信号Ｌの連続性は
確保される。また、アドレス回路32の0.5Hのリセツト期
間中では、電圧源34の電圧をメモリ６の出力信号として
取り出し、このリセツト期間の無信号部分をこの電圧を
補充している。パルス信号Ｈがハイの期間はビデオヘツ
ド2,3の切り換え点であつて垂直帰線期間内であるため
に、テレビ画面上にはあらわれず、適当な信号に置きか
えても問題はない。
にもとづいて１フイールド期間記憶素子群30に記憶す
る。この時の映像信号は262.5H期間の信号であり、ライ
トモード設定信号Ｆの立上りと同時に水平同期信号Ｌが
入力された場合、１フイールド後には、最後の水平期間
は0.5Hだけビデオヘツド2,3で再生したところとなる。
従つて、１フイールド経過後直ちにメモリ６に記憶され
たデイジタルビデオ信号を読み出した場合、水平同期信
号Ｌが読み出し信号のスタートとなるため、0.5Hの半ば
が生じてスキユーを生じる。そこで、パルス信号Ｋによ
り、アドレス回路32のリセツト期間に１フイールドおき
に0.5Hだけ長くし、スキユー発生を防いでいる。これに
より、第４図に示すように、水平同期信号Ｌの連続性は
確保される。また、アドレス回路32の0.5Hのリセツト期
間中では、電圧源34の電圧をメモリ６の出力信号として
取り出し、このリセツト期間の無信号部分をこの電圧を
補充している。パルス信号Ｈがハイの期間はビデオヘツ
ド2,3の切り換え点であつて垂直帰線期間内であるため
に、テレビ画面上にはあらわれず、適当な信号に置きか
えても問題はない。
以上のようにしてメモリ６からのデジタルビデオが得ら
れるが、メモリ６からのデジタルビデオ信号のみをD/A
変換器16を介してアナログのビデオ信号を得た場合に
は、インタレース表示を行なわせると、0.5Hの垂直方向
のゆれが生じる。そこで、前記した様に、遅延回路７、
演算器13およびスイツチ14を設け、スイツチ14により、
メモリ６からのデジタルビデオ信号と演算器13からのデ
ジタルビデオ信号とを１フイールドごとに切換信号Ｅに
より切り換えている。すなわち、切換信号Ｅがハイのと
きにはメモリ６からのデジタルビデオ信号が、切換信号
Ｅがローのときにはメモリ６からのデジタルビデオ信号
に対して２水平期間の平均値をもつデジタルビデオ信号
が夫々選択され、これにより、再生画面上では、一方の
フイールドの水平走査線間に、これら水平走査線の隣り
合う２つの平均的な情報内容をもつ他方のフイールドの
水平走査線が配置されたインターレース走査が行なわ
れ、垂直方向の画像ゆれが生じなくなる。また、このよ
うなインターレース走査を行なわせるために、パルス発
生回路15の出力パルスＧによつて垂直同期信号がビデオ
信号に付加されるのである。
れるが、メモリ６からのデジタルビデオ信号のみをD/A
変換器16を介してアナログのビデオ信号を得た場合に
は、インタレース表示を行なわせると、0.5Hの垂直方向
のゆれが生じる。そこで、前記した様に、遅延回路７、
演算器13およびスイツチ14を設け、スイツチ14により、
メモリ６からのデジタルビデオ信号と演算器13からのデ
ジタルビデオ信号とを１フイールドごとに切換信号Ｅに
より切り換えている。すなわち、切換信号Ｅがハイのと
きにはメモリ６からのデジタルビデオ信号が、切換信号
Ｅがローのときにはメモリ６からのデジタルビデオ信号
に対して２水平期間の平均値をもつデジタルビデオ信号
が夫々選択され、これにより、再生画面上では、一方の
フイールドの水平走査線間に、これら水平走査線の隣り
合う２つの平均的な情報内容をもつ他方のフイールドの
水平走査線が配置されたインターレース走査が行なわ
れ、垂直方向の画像ゆれが生じなくなる。また、このよ
うなインターレース走査を行なわせるために、パルス発
生回路15の出力パルスＧによつて垂直同期信号がビデオ
信号に付加されるのである。
第５図は第１図におけるパルス発生回路15の一具体例を
示すブロツク図であつて、43〜45は単安定マルチバイブ
レータ（以下、モノマルチという）、46はインバータ、
47はNOR回路である。また、第６図は第５図の各部の信
号を示す波形図であつて、第５図に対応する信号には同
一符号をつけている。
示すブロツク図であつて、43〜45は単安定マルチバイブ
レータ（以下、モノマルチという）、46はインバータ、
47はNOR回路である。また、第６図は第５図の各部の信
号を示す波形図であつて、第５図に対応する信号には同
一符号をつけている。
第５図，第６図において、モノマルチ43は切換信号Ｅの
立上りエツジで、モノマルチ44は切換信号Ｅをインバー
タ46で反転した信号の立上りエツジ、すなわち切換信号
Ｅの立下りエツジでそれぞれトリガーされ、ハイのパル
ス信号M,Nを出力する。これらパルス信号M,NはNOR回路4
7に供給され、パルス信号M,Nの期間のみローとなるトリ
ガー信号Ｐが生成される。モノマルチ45はこのトリガー
信号Ｐの立上りエツジでトリガーされ、これによつてモ
ノマルチ45からパルス信号Ｇが得られる。ここで、パル
ス信号M,Nの立下りエツジはスイツチ14より出力される
デジタルビデオ信号中の垂直同期信号よりも先行するよ
うに設定されており、パルス信号Ｍのパルス幅は固定さ
れてパルス信号Ｎのパルス幅は調整可能となつている。
また、パルス信号Ｇの立上りエツジはトリガー信号Ｐの
立上りエツジに一致し、立下りエツジはスイツチ14から
のデジタルビデオ信号における垂直同期信号の終端より
も遅れている。
立上りエツジで、モノマルチ44は切換信号Ｅをインバー
タ46で反転した信号の立上りエツジ、すなわち切換信号
Ｅの立下りエツジでそれぞれトリガーされ、ハイのパル
ス信号M,Nを出力する。これらパルス信号M,NはNOR回路4
7に供給され、パルス信号M,Nの期間のみローとなるトリ
ガー信号Ｐが生成される。モノマルチ45はこのトリガー
信号Ｐの立上りエツジでトリガーされ、これによつてモ
ノマルチ45からパルス信号Ｇが得られる。ここで、パル
ス信号M,Nの立下りエツジはスイツチ14より出力される
デジタルビデオ信号中の垂直同期信号よりも先行するよ
うに設定されており、パルス信号Ｍのパルス幅は固定さ
れてパルス信号Ｎのパルス幅は調整可能となつている。
また、パルス信号Ｇの立上りエツジはトリガー信号Ｐの
立上りエツジに一致し、立下りエツジはスイツチ14から
のデジタルビデオ信号における垂直同期信号の終端より
も遅れている。
以上のようにパルス発生回路15が動作することにより、
切換信号Ｅがハイ期間中にスイツチ14から出力されるビ
デオ信号に対し、切換信号Ｅがロー期間中にスイツチ14
から出力されるビデオ信号がインタレースするように、
モノマルチ44からのパルス信号Ｎのパルス幅が調整され
る。したがつて、１フイールド分の映像信号より垂直方
向の画像ゆれがないインタレースした静止画再生が行な
われる。
切換信号Ｅがハイ期間中にスイツチ14から出力されるビ
デオ信号に対し、切換信号Ｅがロー期間中にスイツチ14
から出力されるビデオ信号がインタレースするように、
モノマルチ44からのパルス信号Ｎのパルス幅が調整され
る。したがつて、１フイールド分の映像信号より垂直方
向の画像ゆれがないインタレースした静止画再生が行な
われる。
ところで、この実施例においては、通常再生時における
映像信号から１フイールド分を抽出して静止画再生を行
なうことについて説明したが、１フイールドが整数Ｈ＋
0.5Hからなるビデオ信号の場合には、上記と同様の処理
で垂直方向の画像ゆれがないインターレースの静止画再
生が実現可能であることは明白である。また、１フイー
ルドが整数Ｈからなるビデオ信号が再生される場合に
は、パルス信号Ｋ（第３図，第４図）をローに固定し、
パルス信号Ｎ（第５図，第６図）のパルス幅を調整する
ことで同様の静止画再生が実現可能であることも明らか
である。
映像信号から１フイールド分を抽出して静止画再生を行
なうことについて説明したが、１フイールドが整数Ｈ＋
0.5Hからなるビデオ信号の場合には、上記と同様の処理
で垂直方向の画像ゆれがないインターレースの静止画再
生が実現可能であることは明白である。また、１フイー
ルドが整数Ｈからなるビデオ信号が再生される場合に
は、パルス信号Ｋ（第３図，第４図）をローに固定し、
パルス信号Ｎ（第５図，第６図）のパルス幅を調整する
ことで同様の静止画再生が実現可能であることも明らか
である。
第７図は第１図における演算器13の一具体例を示す構成
図であつて、46は加算器であり、第１図に対応する部分
には同一符号をつけている。
図であつて、46は加算器であり、第１図に対応する部分
には同一符号をつけている。
以下、この具体例の動作を説明するが、ここでは、ビデ
オ信号はA/D変換器５によつてｎビツトに量子化されて
おり、したがつて、ｎビツトのデータ処理が行なわれる
ものとする。
オ信号はA/D変換器５によつてｎビツトに量子化されて
おり、したがつて、ｎビツトのデータ処理が行なわれる
ものとする。
いま、メモリ６からのｎビツトのデータが、これと同時
に遅延回路７からｎビツトのデータが夫々出力されると
すると、これらはともに加算器群80に供給され、これら
データの同位ビツトどおしが最小位ビツトから順次加算
される。この加算過程において桁上げがあると、１つ上
位のビツトに桁上げされる。その結果、20から2n-1まで
のビツトに桁上げである2nのビツトが加わり、あわせて
（ｎ＋１）ビツトからなるデータが得られる。このデー
タの上位ｎビツト、すなわち21から2nまでのビツトを演
算器13の出力とすることにより、21のビツトは20のビツ
トに、22のビツトは21のビツトに、23のビツトは22のビ
ツトに、………,2nのビツトは2n-1のビツトとなり、こ
の結果、２つの入力データの平均値が得られることにな
る。
に遅延回路７からｎビツトのデータが夫々出力されると
すると、これらはともに加算器群80に供給され、これら
データの同位ビツトどおしが最小位ビツトから順次加算
される。この加算過程において桁上げがあると、１つ上
位のビツトに桁上げされる。その結果、20から2n-1まで
のビツトに桁上げである2nのビツトが加わり、あわせて
（ｎ＋１）ビツトからなるデータが得られる。このデー
タの上位ｎビツト、すなわち21から2nまでのビツトを演
算器13の出力とすることにより、21のビツトは20のビツ
トに、22のビツトは21のビツトに、23のビツトは22のビ
ツトに、………,2nのビツトは2n-1のビツトとなり、こ
の結果、２つの入力データの平均値が得られることにな
る。
以上、本発明の一実施例を説明したが、本発明は磁気記
録再生装置から再生されたビデオ信号に対してばかりで
はなく、他の任意のビデオ信号源からのビデオ信号に対
しても有効であることはいうまでもない。
録再生装置から再生されたビデオ信号に対してばかりで
はなく、他の任意のビデオ信号源からのビデオ信号に対
しても有効であることはいうまでもない。
以上説明したように、本発明によれば、１フイールド分
のビデオ信号から垂直方向の画像ゆれがなく、インター
レースしたスチル画像再生が可能となり、速い動きの映
像に対するぶれがなく、また、画質が良好なスチル画像
を得ることができる。
のビデオ信号から垂直方向の画像ゆれがなく、インター
レースしたスチル画像再生が可能となり、速い動きの映
像に対するぶれがなく、また、画質が良好なスチル画像
を得ることができる。
第１図は本発明による静止画再生装置の一実施例を示す
構成図、第２図は第１図における各部の信号を示す波形
図、第３図は第１図におけるメモリとコントローラの一
具体例を示すブロツク図、第４図は第３図における各部
の信号を示す波形図、第５図は第１図におけるパルス発
生回路の一具体例を示すブロツク図、第６図は第５図に
おける各部の信号を示す波形図、第７図は第１図におけ
る演算器の一具体例を示す構成図である。 ５……アナログ／デジタル変換器、６……メモリ、７…
…遅延回路、12……コントローラ、13……演算器、14…
…スイツチ、15……パルス発生回路、16……デジタル／
アナログ変換器。
構成図、第２図は第１図における各部の信号を示す波形
図、第３図は第１図におけるメモリとコントローラの一
具体例を示すブロツク図、第４図は第３図における各部
の信号を示す波形図、第５図は第１図におけるパルス発
生回路の一具体例を示すブロツク図、第６図は第５図に
おける各部の信号を示す波形図、第７図は第１図におけ
る演算器の一具体例を示す構成図である。 ５……アナログ／デジタル変換器、６……メモリ、７…
…遅延回路、12……コントローラ、13……演算器、14…
…スイツチ、15……パルス発生回路、16……デジタル／
アナログ変換器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 美智雄 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所家電研究所内 (56)参考文献 特開 昭59−45771（ＪＰ，Ａ) 特開 昭58−47385（ＪＰ，Ａ) 特開 昭61−273085（ＪＰ，Ａ) 特開 昭63−10985（ＪＰ，Ａ)
Claims (1)
- 【請求項１】互いにアジマス角が異なる２個の回転ヘッ
ドにより、磁気テープ上に各トラック毎に１フィールド
分ずつビデオ信号を順次記録し、これを再生する磁気記
録再生装置の静止画再生装置において、 該回転ヘッドの回転位相に同期した位相信号を出力する
位相信号発生手段と、 該位相信号を逓倍し、該回転ヘッドの切換タイミングに
一致したパルス信号を生成する第１のパルス信号生成手
段と、 １フィールド分のビデオ信号の記憶容量を有する記憶手
段と、 該第１のパルス信号生成手段からの該パルス信号に位相
同期して、該回転ヘッドによる再生ビデオ信号の所望の
１フィールドを該記憶手段に書き込み、書き込まれた該
１フィールドのビデオ信号を繰り返し読み出させるコン
トロール手段と、 該記憶手段から読み出された該ビデオ信号を１水平期間
だけ遅延する遅延手段と、 該記憶手段から読み出される該ビデオ信号と該遅延手段
からのビデオ信号とで演算処理し、新たなビデオ信号を
生成する演算手段と、 該第１のパルス信号生成手段で生成された該パルス信号
に位相同期した切換信号を生成する手段と、 該切換信号により、該記憶手段から読み出された該ビデ
オ信号と該演算手段からのビデオ信号とを１フィールド
毎に交互に選択するスイッチ手段と、 該切換信号から垂直同期信号のタイミング及び期間を規
定するパルス信号を生成する第２のパルス信号生成手段
と、 該第２のパルス信号生成手段からの該パルス信号によ
り、該スイッチ手段の出力ビデオ信号に垂直同期信号を
付加する手段と を設け、該記憶手段から読み出された該ビデオ信号と該
演算手段の出力ビデオ信号とが交互に配列されたビデオ
信号に垂直同期信号を付加することにより、インターレ
ース走査方式の静止画ビデオ信号を得ることができるよ
うに構成したことを特徴とする静止画再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085712A JPH0787572B2 (ja) | 1987-04-09 | 1987-04-09 | 静止画再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085712A JPH0787572B2 (ja) | 1987-04-09 | 1987-04-09 | 静止画再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63252079A JPS63252079A (ja) | 1988-10-19 |
| JPH0787572B2 true JPH0787572B2 (ja) | 1995-09-20 |
Family
ID=13866441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085712A Expired - Fee Related JPH0787572B2 (ja) | 1987-04-09 | 1987-04-09 | 静止画再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787572B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847385A (ja) * | 1981-09-17 | 1983-03-19 | Sony Corp | 映像信号処理装置 |
| JPS5945771A (ja) * | 1982-09-09 | 1984-03-14 | Sony Corp | 映像信号の変換方法 |
| JPS6038915A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 振幅周波数特性可変の弾性表面波装置 |
| JPH0824361B2 (ja) * | 1983-12-14 | 1996-03-06 | キヤノン株式会社 | ビデオ信号処理装置 |
| JPS61273085A (ja) * | 1985-05-29 | 1986-12-03 | Hitachi Ltd | 映像情報再生及び表示方式 |
| JPS6310985A (ja) * | 1986-07-02 | 1988-01-18 | Canon Inc | ビデオ信号再生装置 |
| JPH0683488B2 (ja) * | 1987-03-14 | 1994-10-19 | シャープ株式会社 | 映像信号記録／再生装置 |
-
1987
- 1987-04-09 JP JP62085712A patent/JPH0787572B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63252079A (ja) | 1988-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |