JPH0783234B2

JPH0783234B2 - デイジタルフイルタ

Info

Publication number: JPH0783234B2
Application number: JP59108324A
Authority: JP
Inventors: 伸郎中井; 孝雄荒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-05-30
Filing date: 1984-05-30
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPS60253311A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、標本化周波数変換を目的としたディジタルフ
ィルタに係り、特に高精度な特性をもつディジタルフィ
ルタに関する。

〔発明の背景〕

ディジタルフィルタの動作原理は、たたみ込み積分を回
路で構成するもので、第１図にディジタルフィルタの原
理構成図を示す。

図において、１〜９はシフトレジスタ、10〜18は乗算
器、19は加算器である。

以下に第１図の回路の動作を説明する。入力端子には、
標本化周期τでサンプリングされているデジタル信号デ
ータが入力してくる。シフトレジスタ１〜９は、この入
力を標本化周期τでシフトする。ゆえにシフトレジスタ
１〜９に記憶されるデータは、順次入力側のシフトレジ
スタに行くに従ってτ遅延したデータとなる。シフトレ
ジスタ１〜９のデータ出力は、乗算器10〜18によって係
数K₁〜K₉が乗ぜられ加算器19に加わり加算器19の出力が
フィルタの出力値となる。フィルタ特性は、係数K₁〜K₉
で決まる。

フィルタの伝達関数とこの係数K₁〜K₉の関係は、第２図
に示すところのフィルタ伝達関数のインパルス応答の一
例で示される。インパルス応答は時刻０を中心に左右対
称な波形となっておりこれを時間間隔τでサンプリング
したものが係数K₁〜K₉となる。ゆえにシフトレジスタ１
〜９でτ間隔で遅延したデータに伝達関数のインパルス
応答を乗算し、加算器19でその結果を加算することによ
って、たたみ込み積分を実現しフィルタとしての動作を
行っている。

次に標本化周波数変換を目的としたディジタルフィルタ
の動作原理図を第３図に示す。ここでは、標本化周波数
を２倍に変換する場合について説明する。

図における１〜17はτ/2の周期でシフトされるシフトレ
ジスタ、18〜34は乗算器、35は加算器である。

以下に第３図の回路の動作を説明する。入力端子には、
標本化周期τでサンプリングされているデジタル信号デ
ータが入力する。すなわち、（ただし、ｎ＝0,1,2,3,…）の時に入力端子にデジタル
信号データが入力する。一方、（ただし、ｎ＝0,1,2,3,…）の時に、入力端子にデジタ
ル信号データとして０を印加する。この結果、シフトレ
ジスタ１〜17には時間間隔でデジタル信号データと０のデータが１つおきに記憶さ
れることになる。

シフトレジスタ１〜17のデータ出力は乗算器18〜34によ
って係数K₁〜K₁₇が乗ぜられ、乗算器18〜34の出力が加
算器35に入り、加算される。この加算器35の出力がフィ
ルタの出力値となる。

フィルタ特性は係数K₁〜K₁₇で決まり、第４図で示すと
ころのフィルタの伝達関数のインパルス応答波形を時間
間隔でサンプリングしたものが係数K₁〜K₁₇となる。ゆえに
シフトレジスタ１〜17の間隔で遅延したデータに伝達関数のインパルス応答を乗
算し、加算器35でその結果を加算することによってたた
み込み積分が実現し、第３図の回路は標本化周波数を２
倍に変換するディジタルフィルタの動作を行う。この場
合、ディジタル信号データが入力に加えられてからそれ
に対応した出力結果が加算器35から出力されるまでの遅
延時間は４τとなる。

第３図で示した動作原理に基づき標本化周波数を２倍に
変換するディジタルフィルタにおいて信号処理を時分割
処理した場合の従来例を第５図に示し、その時のタイム
チャートを第６図に示す。

第５図において、41はデータを格納する書き込み読み出
し可能なメモリ（以下RAMと記す）42はフィルタ伝達関
数のインパルス応答から求められた係数K₁〜K₁₇を格納
してある読み出し専用メモリ（以下ROMと記す）、43はR
AM,ROMの書き込み，読み出しの番地を与えるアドレス制
御回路、44は乗算器、45は加算器、46は加算器45の出力
データをラッチするラッチ回路である。

第７図には、第５図中に記した（Ａ）〜（Ｄ）のデータ
の値を示す。

以下に、第６図，第７図を用いて第５図の回路の動作を
説明する。第５図で入力にはデータW_n+2,W_n+1,W_n,W_n-1,
W_n-2が周期τで時系列に加わる。このデータは、アドレ
ス制御回路43で指定したRAM41の０〜８番地のアドレス
に順次書き込まれる。一例としてRAM41のアドレス０にW
_n-8、アドレス１にW_n-7、…、アドレス８にW_nのデータ
が格納された状態（第６図参照）での演算手段を説明す
る。

第７図に示すように、出力データは周期τ中に（１），
（２）に示すような手順で２個出力しなければならな
い。先ず、RAM41はデータ書き込み後、第７図（１）の
（Ａ），（Ｂ）で示すようにアドレスの０〜８のデータ
W_n-8〜W_nを順次出力する。一方ＲM42はアドレス制御
回路43の制御によってRAM41のデータと同期して、第７
図（Ｃ）の係数K₁,K₃〜K₁₇の値を順次出力する。RAM41
のデータ及びＲM42の係数K₁,K₃〜K₁₇は乗算器44で対
応するもの同士が乗算され、さらに加算器45でラッチ回
路46の出力データと加算され、ラッチ回路46の入力デー
タとなる。

一方、ラッチ回路46のラッチクロックとしては、第７図
で示すようなクロックａ〜ｉを加える。ただし、ラッチ
クロックａが加わる前にラッチ回路46を０クリアしてお
く。

この結果、ラッチ回路46のデータ（Ｄ）は第７図（１）
で示すように、ラッチクロックａ〜ｉが加わるごとに、
累積加算される。そして、ラッチクロックｉに同期して
出力データの一方が求められる。

次に、第７図（２）の（Ａ），（Ｂ）で示すように、RA
M41はアドレスの１〜８のデータを順次出力する一方、
ＲM42はRAM41のデータと同期して係数K₂,K₄〜K₁₆の値
を順次出力する。以下、上記同様の乗算，加算を行い、
ラッチ回路６の入力データとなる。

ラッチ回路46には、第６図で示すようなｊ〜ｑのラッチ
クロックが加えられる。ただし、ラッチクロックｊが加
わる前にラッチ回路６は０クリアする。

この結果、ラッチ回路46のデータ（Ｄ）は第７図（２）
で示すように、ラッチクロックｊ〜ｑが加わるごとに累
積加算される。このようにして、ラッチクロックｑに同
期して出力データの他方が求められる。

以上のような第７図（１），（２）の演算過程を周期τ
の間に行う事により、第３図で示した周期τ/2ごとに演
算を行って標本化周波数を２倍に変換するのと同様の動
作を行うことができる。

一般に、上記のようなディジタルフィルタの特性の向上
を計る場合、RAM41およびROM42の容量Ｎは大きければ大
きい程良い特性が得られる。したがって、時分割処理で
行う第５図の従来のディジタルフィルタで係数K₁〜K₁₇
の17個の係数をＮ個（Ｎ＞17）に増加してフィルタ特性
をさらに向上させる場合はRAM,RＭの容量をそれぞれ
Ｎ個に増やし、かつデータ周期τを最小Ｎ分割して時分
割演算することとなる。

ところで、このように分割数を増加させた場合、τ/N時
間内で乗算と加算を実行しなくてはならないで、演算速
度の大きい乗算器と加算器が要求される。しかしなが
ら、乗算器と加算器の演算速度には限界があり、前記Ｎ
には上限がある。したがって、演算速度を満足するよう
に周期τをＮ分割することにより、フィルタ特性の精度
の上限も限られてしまうという欠点があった。また、乗
算器と加算器の回路規模が大きくなり、高価になるとい
う欠点があった。

〔発明の目的〕

本発明の目的は、前記した従来技術の欠点を除去し、従
来のディジタルフィルタに比べ、回路規模の増加がなく
従来の演算時間で実行した場合は、約２倍の演算を実行
でき、精度を向上させたディジタルフィルタを提供する
ことにある。

〔発明の実施例〕

先ず、本発明の原理を説明する。本発明のディジタルフ
ィルタは、ディジタル信号データが帯域制限されている
という条件の下にあること、及び、フィルタ係数の設計
時に、特定の条件を与えれば第７図（１）で示した演算
過程が必要なくなるという証明に基づき、ディジタル信
号データのもつ通過帯域に、上記証明の成立条件をあて
はめることにより、第７図（２）で示した演算過程のみ
で、全ての演算過程が終了するように構成したものであ
る。

以下に、上記の証明を説明する。

理想的ローパスフィルタを第８図に示す。第８図のロー
パスフィルタ特性をとする。ｓはディジタル信号データの標本化周波数、
ｃは設計すべきローパスフィルタのカットオフ周波数
でありｓ及びｃは標本化周波数を２倍に変換する場
合、２倍のｓで正規化されているものとする。

第８図の理想的ローパスフィルタのフィルタ係数は、第
８図のフィルタの伝達関数のインパルス応答に対応し、
次のフーリエ積分より求まる。

（１）式において時間軸にｋをとった場合、（１）式は
第９図で示す時間波形となる。

ここでフィルタの設計条件としてとする。時間軸にｋをとりフィルタ係数をakとすれば実際のフィルタ係数は、有限個に打ち切る為上記（１）
式の時間関数に窓関数を乗ずることによって得られる。
ここでは簡単の為、以下（２）式のまま説明する。

（２）式において第７図のフィルタ係数K₁,K₃〜K₁₇（第４図参照）は、ｋ
＝2m時のakに対応し（３）式よりK₉に対応するa₀を除き
全て０になる。以上より、第７図（１）の演算過程で求
められる出力データは、という条件のもとでは、K₉に対応したデータW_n-4に等し
い。（証明終わり）上記演算法はディジタル信号データがＯ〜Fcの帯域制限
されており、ディジタルフィルタの周波数特性の通過帯
域がFc以上であれば、ディジタル信号データの全ての帯
域にわたって成立する。

以下、本発明の一実施例を第10図および第11図により説
明する。

第10図において、57はラッチクロックに同期してRAM41
のデータを一時格納するためのラッチ回路、58はラッチ
回路46の出力データとラッチ回路57の出力データを選択
するための選択器である。その他の符号に関しては、第
５図と同様である。

第10図の動作を説明するにあたり、第５図と同一なフィ
ルタ伝達関数を有するディジタルフィルタに関して述べ
る。第５図の動作説明時と同様、RAM41のアドレス
「８」番地にW_nが格納された時の動作を、第11図のタイ
ミングチャートを使って説明する。

第11図に示すように、RAM41はアドレス「８」にデータW
_nを書き込んだ後、アドレス「１」〜「８」のデータを
出力する。一方、ＲM42はアドレス制御回路43の制御
によってRAM41のデータと同期して、係数K₂,K₄〜K₁₆の
値を出力する。以後、乗算器44,加算器45は第７図
（２）と同一の動作を行い、ラッチクロックｑによって
出力データがラッチ回路46にラッチされる。

一方、第７図（１）の演算で得られる値は、W_n-4に等し
いので、あらかじめ第11図に示すラッチ回路57のラッチ
クロックのタイミングでW_n-4をラッチ回路57にラッチし
ておく。

選択器58は第11図に示す選択器制御信号で制御され、選
択器制御信号がハイレベルの時ラッチ回路57の出力デー
タを選択し、ローレベルの時ラッチ回路46の出力データ
を選択する。以下順次RAM41のアドレスを１つずつイン
クリメントしながら、同一動作を繰り返す。

以上の動作によって、第６図のラッチクロック周波数の
1/2の周波数を有するクロックを用いているにもかかわ
らず、標本化周期τの間に２個ずつデータが出力され
る。このため、見かけ上周期で１個の出力データに対する演算を行ったのと同等にな
り、第５図で示した動作と同一の動作を行わせることが
できる。したがって、本実施例によれば、標本化周波数
を２倍に変換するディジタルフィルタを実現できる。

また、本発明の実施例によれば、第５図で示した従来例
における第７図（１）の演算過程が不要となり、演算回
数をさらに上げる事が可能となりフィルタ特性の精度向
上が可能となる。また、第５図で示した従来例に比べ、
ラッチ回路７と選択器８が増す代わりに、ＲＭ容量を
約1/2に低減できる。

〔発明の効果〕

本発明によれば、従来時分割処理で標本化周波数を２倍
に変換するディジタルフィルタでは、データの標本化周
期τをＮ分割して演算を実行していたものが（Ｎ＋１）
/2分割で演算を実行することができる。ゆえに、従来の
ディジタルフィタに比べ、約２倍の演算を実行すること
ができ、ディジタルフィルタの特性の精度を向上するこ
とができる効果がある。

また、ＲＭの容量に関しては、相対的に、従来Ｎ必要
だったのに比べ、（Ｎ−１）/2にでき、回路規模低減の
効果もある。

また、本発明によれば、第８図，第９図で示したローパ
スフィルタ特性に代えて、ハイパスフィルタ，バンドパ
スフィルタ，バンドエルミネイトフィルタ等の特性を与
えた場合にも、上記と同等の効果を得る事ができる。

また、本発明によれば標本化周波数変換によって生じる
補間項だけを求めれば良いのであるから、補間項の演算
が必要となる標本化周波数変換を行うすべてのディジタ
ルフィルタに対して応用でき、そのフィルタ特性の精度
を向上できる効果がある。

さらに、本発明によれば、複数個のチャネルのデータ処
理を行う場合、１個のチャネルのデータ処理に必要な回
路構成で時分割処理ができ、回路規模を増加させる事な
くフィルタ特性の精度を向上できる効果がある。

【図面の簡単な説明】

第１図は、従来のディジタルフィルタの原理構成図、第
２図はフィルタ伝達関数のインパルス応答の一例を示す
図、第３図は標本化周波数を２倍に変換する従来のディ
ジタルフィルタの原理構成図、第４図は第３図に対応し
たフィルタ伝達関数のインパルス応答の一例を示す図、
第５図は、従来の標本化周波数を２倍に変換するディジ
タルフィルタの構成図、第６図は、第５図のタイミング
チャート、第７図は、第５図の各部のデータを第６図の
タイミングチャートに従って示した図、第８図は理想的
ローパスフィルタの周波数特性を示す図、第９図は第８
図のフーリエ変換対を示す図、第10図は本発明の一実施
例を示す構成図、第11図は第10図のタイミングチャート
を示す。 41……読み出し書き込み可能メモリ（RAM） 42……読み出し専用メモリ（ROM） 43……アドレス制御回路 44……乗算器、45……加算器 46,57……ラッチ回路、58……選択器。

Claims

【特許請求の範囲】

【請求項１】標本化周期τで標本化された入力データを
連続ディジタル信号データ列として記憶する記憶手段
と、該記憶手段から読み出された上記連続ディジタル信
号データ列の個々のデータとフィルタ特性から定まるフ
ィルタ係数とを乗算し該乗算結果を累積加算する演算手
段とを備え、標本化周期τ/2で連続ディジタル信号デー
タ列を出力するディジタルフィルタにおいて、周期τの時間内に、上記記憶手段に記憶されている上記
連続ディジタル信号データ列のうちから、上記入力デー
タに対しフィルタ特性から定まる一定時間の遅延量だけ
遅延させた時刻における１つのデータを出力する出力生
成手段と、上記周期τと同一の時間内に、上記入力データに対しτ
/2の時間遅れのあるデータを生成するためのフィルタ係
数のみを用いて演算を行い上記１つのデータに対しτ/2
の時間遅れのあるデータを生成する演算手段と、上記周期τと同一の時間内に、上記出力生成手段と上記
演算手段の出力を切換えて周期τ/2の連続ディジタル信
号データ列を出力する切換手段と、を備えた構成を特徴とするディジタルフィルタ。