JPH0783101B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0783101B2 JPH0783101B2 JP62026753A JP2675387A JPH0783101B2 JP H0783101 B2 JPH0783101 B2 JP H0783101B2 JP 62026753 A JP62026753 A JP 62026753A JP 2675387 A JP2675387 A JP 2675387A JP H0783101 B2 JPH0783101 B2 JP H0783101B2
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- film
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、静電誘導サイリスタのような半導体装置の製
造方法に関するものである。
造方法に関するものである。
［背景技術］ 従来、静電誘導サイリスタのような半導体装置の製造方
法は、例えば、低不純物濃度の所定導電型（ｎあるいは
ｐ）の半導体基板の表面に、半導体基板と逆導電型の不
純物を拡散してゲートを形成した後、半導体基板と同一
導電型の不純物を拡散してカソードを形成するようにな
っており、ゲートおよびカソードの形成位置をそれぞれ
高い位置決め精度を必要とするフォトエッチングにて設
定しているが、フォトエッチング工程を２回必要とする
ので、ゲート、カソードの相対位置の精度が低下し、し
かも、ゲート拡散時の熱拡散工程により半導体基板に反
りが生じるので、後から形成されるカソード領域の位置
精度が低下してゲート、カソード間耐圧の低下を招くこ
とになり、素子の品質を高め、歩留まりを上げる上で大
きな問題であった。
法は、例えば、低不純物濃度の所定導電型（ｎあるいは
ｐ）の半導体基板の表面に、半導体基板と逆導電型の不
純物を拡散してゲートを形成した後、半導体基板と同一
導電型の不純物を拡散してカソードを形成するようにな
っており、ゲートおよびカソードの形成位置をそれぞれ
高い位置決め精度を必要とするフォトエッチングにて設
定しているが、フォトエッチング工程を２回必要とする
ので、ゲート、カソードの相対位置の精度が低下し、し
かも、ゲート拡散時の熱拡散工程により半導体基板に反
りが生じるので、後から形成されるカソード領域の位置
精度が低下してゲート、カソード間耐圧の低下を招くこ
とになり、素子の品質を高め、歩留まりを上げる上で大
きな問題であった。
また、従来用いられているMOSFETのソース、ドレインの
形成工程で用いられる選択酸化法による自己整合法で
は、MOSFETのソース領域、ドレイン領域のように同一導
電型の不純物の導入時には有効であるが、静電誘導サイ
リスタのようにゲート領域、カソード領域にそれぞれ導
電型の異なった不純物を導入するような半導体装置の製
造には適用できないという問題があった。
形成工程で用いられる選択酸化法による自己整合法で
は、MOSFETのソース領域、ドレイン領域のように同一導
電型の不純物の導入時には有効であるが、静電誘導サイ
リスタのようにゲート領域、カソード領域にそれぞれ導
電型の異なった不純物を導入するような半導体装置の製
造には適用できないという問題があった。
［発明の目的］ 本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、導電型の異なった不純物をゲート領
域、カソード領域に導入する静電誘導サイリスタのよう
な半導体装置を製造する場合にあっても、ゲートとカソ
ードの位置決めを自己整合で高精度に行うことができ、
ゲート、カソードの位置決めの寸法精度を大幅に向上さ
せることができる半導体装置の製造方法を提供すること
にある。
的とするところは、導電型の異なった不純物をゲート領
域、カソード領域に導入する静電誘導サイリスタのよう
な半導体装置を製造する場合にあっても、ゲートとカソ
ードの位置決めを自己整合で高精度に行うことができ、
ゲート、カソードの位置決めの寸法精度を大幅に向上さ
せることができる半導体装置の製造方法を提供すること
にある。
［発明の開示］ （構 成） 本発明は、低不純物濃度の所定導電型の半導体基板の表
面側に薄い酸化膜を形成し、上記薄い酸化膜上に窒化膜
を形成した後、半導体基板と逆導電型のゲート領域およ
び半導体基板と同一導電型で高不純物濃度のカソード領
域に対応する部分以外の窒化膜をフォトエッチングにて
除去し、選択酸化によりゲート用窒化膜およびカソード
用窒化膜が残された部分以外に厚い酸化膜を形成してゲ
ート領域およびカソード領域の位置決めを行い、次に、
カソード用窒化膜上に不純物を含まない保護用の多結晶
膜を形成してゲート用窒化膜のみを除去した後、窒化膜
が除去されたゲート領域に逆導電型の不純物を注入し、
次に、上記多結晶膜を除去して選択酸化によりカソード
用窒化膜以外の部分に厚い酸化膜を形成し、カソード用
窒化膜を除去して半導体基板と同一導電型の高濃度の不
純物をカソード領域に拡散するようにしたことを特徴と
し、導電型の異なった不純物をゲート領域、カソード領
域に導入する静電誘導サイリスタのような半導体装置を
製造する場合にあっても、ゲートとカソードの位置決め
を自己整合で高精度に行うことができ、ゲート、カソー
ドの位置決めの寸法精度を大幅に向上させることができ
るものである。
面側に薄い酸化膜を形成し、上記薄い酸化膜上に窒化膜
を形成した後、半導体基板と逆導電型のゲート領域およ
び半導体基板と同一導電型で高不純物濃度のカソード領
域に対応する部分以外の窒化膜をフォトエッチングにて
除去し、選択酸化によりゲート用窒化膜およびカソード
用窒化膜が残された部分以外に厚い酸化膜を形成してゲ
ート領域およびカソード領域の位置決めを行い、次に、
カソード用窒化膜上に不純物を含まない保護用の多結晶
膜を形成してゲート用窒化膜のみを除去した後、窒化膜
が除去されたゲート領域に逆導電型の不純物を注入し、
次に、上記多結晶膜を除去して選択酸化によりカソード
用窒化膜以外の部分に厚い酸化膜を形成し、カソード用
窒化膜を除去して半導体基板と同一導電型の高濃度の不
純物をカソード領域に拡散するようにしたことを特徴と
し、導電型の異なった不純物をゲート領域、カソード領
域に導入する静電誘導サイリスタのような半導体装置を
製造する場合にあっても、ゲートとカソードの位置決め
を自己整合で高精度に行うことができ、ゲート、カソー
ドの位置決めの寸法精度を大幅に向上させることができ
るものである。
（実施例） 第１図乃至第５図は本発明方法による静電誘導サイリス
タの製造方法を示すもので、以下、主要製造工程につい
て第１図乃至第５図に基いて説明する。まず、第１図に
示すように、所定の導電型で低不純物濃度（n-）の半導
体基板１の表面側に薄いシリコン酸化膜（＝600Å）２
を形成した後、シリコン窒化膜を堆積させる。その後、
フォトエッチングによって不要部分のシリコン窒化膜を
エッチング除去し、ゲート拡散領域およびカソード拡散
領域に対応した部分にのみゲート用窒化膜3,カソード用
窒化膜４を残す。
タの製造方法を示すもので、以下、主要製造工程につい
て第１図乃至第５図に基いて説明する。まず、第１図に
示すように、所定の導電型で低不純物濃度（n-）の半導
体基板１の表面側に薄いシリコン酸化膜（＝600Å）２
を形成した後、シリコン窒化膜を堆積させる。その後、
フォトエッチングによって不要部分のシリコン窒化膜を
エッチング除去し、ゲート拡散領域およびカソード拡散
領域に対応した部分にのみゲート用窒化膜3,カソード用
窒化膜４を残す。
次に、第２図に示すように、選択酸化法によってゲート
用窒化膜３、カソード用窒化膜４以外の部分に熱酸化に
よって厚いシリコン酸化膜６を形成する。
用窒化膜３、カソード用窒化膜４以外の部分に熱酸化に
よって厚いシリコン酸化膜６を形成する。
次に、第３図に示すように、不純物を含まない多結晶シ
リコン膜（ノンドープポリシリコン膜）を堆積させ、フ
ォトエッチングによってカソード拡散領域上にのみカソ
ード用多結晶膜７を保護膜として残す。その後、ゲート
用窒化膜３を熱リン酸によってエッチング除去し、次に
半導体基板１と逆導電型（p+）の不純物たるボロンイオ
ンをゲート領域となる領域８′に、例えばイオン注入に
よって注入する。なお、この時、半導体基板１の裏面側
にもイオン注入を行い逆導電型層（p+層）５を形成す
る。
リコン膜（ノンドープポリシリコン膜）を堆積させ、フ
ォトエッチングによってカソード拡散領域上にのみカソ
ード用多結晶膜７を保護膜として残す。その後、ゲート
用窒化膜３を熱リン酸によってエッチング除去し、次に
半導体基板１と逆導電型（p+）の不純物たるボロンイオ
ンをゲート領域となる領域８′に、例えばイオン注入に
よって注入する。なお、この時、半導体基板１の裏面側
にもイオン注入を行い逆導電型層（p+層）５を形成す
る。
次に、第４図に示すように、保護膜として用いた多結晶
膜７をエッチング除去し、領域８′に注入された不純物
の押し込み拡散を行ってゲート領域８を形成するととも
に、カソード用窒化膜４以外のゲート領域８上を含んだ
部分に厚い酸化膜６′を設ける。
膜７をエッチング除去し、領域８′に注入された不純物
の押し込み拡散を行ってゲート領域８を形成するととも
に、カソード用窒化膜４以外のゲート領域８上を含んだ
部分に厚い酸化膜６′を設ける。
次に、第５図に示すように、カソード用窒化膜４を熱リ
ン酸にてエッチング除去し、さらに薄い酸化膜２をフッ
酸にてエッチング除去した後、リンをドープした多結晶
シリコン膜を堆積させ、フォトエッチングにてカソード
拡散源を兼ねるカソード電極９を形成し、熱拡散工程を
経て高い濃度の半導体基板１と同一導電型で高不純物濃
度（n+）のカソード領域10を形成する。
ン酸にてエッチング除去し、さらに薄い酸化膜２をフッ
酸にてエッチング除去した後、リンをドープした多結晶
シリコン膜を堆積させ、フォトエッチングにてカソード
拡散源を兼ねるカソード電極９を形成し、熱拡散工程を
経て高い濃度の半導体基板１と同一導電型で高不純物濃
度（n+）のカソード領域10を形成する。
以上のように、本発明方法にあっては、ゲート領域８お
よびカソード領域10を設定するためのゲート用窒化膜３
およびカソード用窒化膜４は、ゲート拡散工程の前に同
一フォトエッチング工程によって形成しているので、位
置決め用のフォトエッチング工程が１回で済みゲート、
カソードの位置精度を高くすることができ、しかも、ゲ
ート拡散処理による半導体基板１の反りが発生しても位
置精度に悪影響を及ぼさないようにすることができるよ
うになっている。すなわち、導電型の異なった不純物が
導入されるゲート領域８、カソード領域10を具備した静
電誘導サイリスタのような半導体装置を製造する場合に
あっても、ゲートとカソードの位置決めを自己整合で高
精度に行うことができ、ゲート、カソードの位置決めの
寸法精度を大幅に向上させることができるという効果が
あり、製造された素子の品質向上および歩留まりの向上
が図れるようになっている。なお、多結晶膜７およびカ
ソード電極９を形成する場合にも、フォトエッチング工
程が用いられるが、この工程における位置決め精度は低
くても素子の特性に影響を及ぼすことがなく、しかも高
い歩留まりが得られることになる。
よびカソード領域10を設定するためのゲート用窒化膜３
およびカソード用窒化膜４は、ゲート拡散工程の前に同
一フォトエッチング工程によって形成しているので、位
置決め用のフォトエッチング工程が１回で済みゲート、
カソードの位置精度を高くすることができ、しかも、ゲ
ート拡散処理による半導体基板１の反りが発生しても位
置精度に悪影響を及ぼさないようにすることができるよ
うになっている。すなわち、導電型の異なった不純物が
導入されるゲート領域８、カソード領域10を具備した静
電誘導サイリスタのような半導体装置を製造する場合に
あっても、ゲートとカソードの位置決めを自己整合で高
精度に行うことができ、ゲート、カソードの位置決めの
寸法精度を大幅に向上させることができるという効果が
あり、製造された素子の品質向上および歩留まりの向上
が図れるようになっている。なお、多結晶膜７およびカ
ソード電極９を形成する場合にも、フォトエッチング工
程が用いられるが、この工程における位置決め精度は低
くても素子の特性に影響を及ぼすことがなく、しかも高
い歩留まりが得られることになる。
［発明の効果］ 本発明は上述のように、低不純物濃度の所定導電型の半
導体基板の表面側に薄い酸化膜を形成し、上記薄い酸化
膜上に窒化膜を形成した後、半導体基板と逆導電型のゲ
ート領域および半導体基板と同一導電型で高不純物濃度
のカソード領域に対応する部分以外の窒化膜をフォトエ
ッチングにて除去し、選択酸化によりゲート用窒化膜お
よびカソード用窒化膜が残された部分以外に厚い酸化膜
を形成してゲート領域およびカソード領域の位置決めを
行い、次に、カソード用窒化膜上に不純物を含まない保
護用の多結晶膜を形成してゲート用窒化膜のみを除去し
た後、窒化膜が除去されたゲート領域に逆導電型の不純
物を注入し、次に、上記多結晶膜を除去して選択酸化に
よりカソード用窒化膜以外の部分に厚い酸化膜を形成
し、カソード用窒化膜を除去して半導体基板と同一導電
型の高濃度の不純物をカソード領域に拡散するようにし
たものであり、ゲート領域およびカソード領域を設定す
る窒化膜は同一のフォトエッチング工程によって形成で
きるようにしているので、導電型の異なった不純物をゲ
ート領域、カソード領域に導入する静電誘導サイリスタ
のような半導体装置を製造する場合にあっても、ゲート
とカソードの位置決めを自己整合で高精度に行うことが
でき、ゲート、カソードの位置決めの寸法精度を大幅に
向上させることができるという効果があり、製造された
素子の品質向上および歩留まりの向上が図れるものであ
る。
導体基板の表面側に薄い酸化膜を形成し、上記薄い酸化
膜上に窒化膜を形成した後、半導体基板と逆導電型のゲ
ート領域および半導体基板と同一導電型で高不純物濃度
のカソード領域に対応する部分以外の窒化膜をフォトエ
ッチングにて除去し、選択酸化によりゲート用窒化膜お
よびカソード用窒化膜が残された部分以外に厚い酸化膜
を形成してゲート領域およびカソード領域の位置決めを
行い、次に、カソード用窒化膜上に不純物を含まない保
護用の多結晶膜を形成してゲート用窒化膜のみを除去し
た後、窒化膜が除去されたゲート領域に逆導電型の不純
物を注入し、次に、上記多結晶膜を除去して選択酸化に
よりカソード用窒化膜以外の部分に厚い酸化膜を形成
し、カソード用窒化膜を除去して半導体基板と同一導電
型の高濃度の不純物をカソード領域に拡散するようにし
たものであり、ゲート領域およびカソード領域を設定す
る窒化膜は同一のフォトエッチング工程によって形成で
きるようにしているので、導電型の異なった不純物をゲ
ート領域、カソード領域に導入する静電誘導サイリスタ
のような半導体装置を製造する場合にあっても、ゲート
とカソードの位置決めを自己整合で高精度に行うことが
でき、ゲート、カソードの位置決めの寸法精度を大幅に
向上させることができるという効果があり、製造された
素子の品質向上および歩留まりの向上が図れるものであ
る。
また半導体基板の表面側に薄い酸化膜を形成し、上記薄
い酸化膜上に窒化膜を形成した後、半導体基板と逆導電
型のゲート領域および半導体基板と同一導電型で高不純
物濃度のカソード領域に対応する部分以外の窒化膜をフ
ォトエッチングにて除去したので、半導体基板の表面に
残存する酸化膜で半導体基板の全表面を保護することが
でき、半導体基板の汚染を防止することができると共
に、酸化膜を除去する工程が不要となって製造工程を簡
略化することができるものである。さらにカソード用窒
化膜上に不純物を含まない保護用の多結晶膜を形成して
ゲート用窒化膜のみを除去したので、弗酸系や燐酸系の
エッチング液に対して高い耐薬品性を有する多結晶膜で
カソード用窒化膜を保護してゲート用窒化膜のエッチン
グをおこなうことができ、エッチング液で劣化しない多
結晶膜でカソード用窒化膜を十分に保護することができ
るものである。
い酸化膜上に窒化膜を形成した後、半導体基板と逆導電
型のゲート領域および半導体基板と同一導電型で高不純
物濃度のカソード領域に対応する部分以外の窒化膜をフ
ォトエッチングにて除去したので、半導体基板の表面に
残存する酸化膜で半導体基板の全表面を保護することが
でき、半導体基板の汚染を防止することができると共
に、酸化膜を除去する工程が不要となって製造工程を簡
略化することができるものである。さらにカソード用窒
化膜上に不純物を含まない保護用の多結晶膜を形成して
ゲート用窒化膜のみを除去したので、弗酸系や燐酸系の
エッチング液に対して高い耐薬品性を有する多結晶膜で
カソード用窒化膜を保護してゲート用窒化膜のエッチン
グをおこなうことができ、エッチング液で劣化しない多
結晶膜でカソード用窒化膜を十分に保護することができ
るものである。
第１図乃至第５図は本発明一実施例の製造手順を示す断
面図である。 １は半導体基板、２は薄い酸化膜、3,4は窒化膜、6,6′
は厚い酸化膜、７は多結晶膜、８はゲート領域、10はカ
ソード領域である。
面図である。 １は半導体基板、２は薄い酸化膜、3,4は窒化膜、6,6′
は厚い酸化膜、７は多結晶膜、８はゲート領域、10はカ
ソード領域である。
Claims (1)
- 【請求項１】低不純物濃度の所定導電型の半導体基板の
表面側に薄い酸化膜を形成し、上記薄い酸化膜上に窒化
膜を形成した後、半導体基板と逆導電型のゲート領域お
よび半導体基板と同一導電型で高不純物濃度のカソード
領域に対応する部分以外の窒化膜をフォトエッチングに
て除去し、選択酸化によりゲート用窒化膜およびカソー
ド用窒化膜が残された部分以外に厚い酸化膜を形成して
ゲート領域およびカソード領域の位置決めを行い、次
に、カソード用窒化膜上に不純物を含まない保護用の多
結晶膜を形成してゲート用窒化膜のみを除去した後、窒
化膜が除去されたゲート領域に逆導電型の不純物を注入
し、次に、上記多結晶膜を除去して選択酸化によりカソ
ード用窒化膜以外の部分に厚い酸化膜を形成し、カソー
ド用窒化膜を除去して半導体基板と同一導電型の高濃度
の不純物をカソード領域に拡散するようにしたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026753A JPH0783101B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026753A JPH0783101B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194363A JPS63194363A (ja) | 1988-08-11 |
| JPH0783101B2 true JPH0783101B2 (ja) | 1995-09-06 |
Family
ID=12202044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026753A Expired - Lifetime JPH0783101B2 (ja) | 1987-02-06 | 1987-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783101B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194778A (ja) * | 1975-02-18 | 1976-08-19 | ||
| JPS57162471A (en) * | 1981-03-31 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JPS60257180A (ja) * | 1984-06-01 | 1985-12-18 | Sony Corp | 接合型電界効果型半導体装置の製造方法 |
-
1987
- 1987-02-06 JP JP62026753A patent/JPH0783101B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63194363A (ja) | 1988-08-11 |
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