JPH0779032A - ＧａＩｎＡｓ２次元電子ホール素子 - Google Patents

Abstract

(57)【要約】 【目的】 Ｇａ_x Ｉｎ_1-x Ａｓ層とＩｎＰ或はＡｌx Ｉ
ｎ1-x Ａｓ等の緩衝層とのヘテロ接合を有するＧａＩｎ
Ａｓヘテロ接合ホール素子に於いて、２次元電子を安定
して顕現させ高感度なＧａＩｎＡｓ２次元電子ホール素
子を得る。 【構成】 層内に歪を有し、且つ最大歪が存在する領域
が規定された範囲内にあるＧａ_x Ｉｎ_1-x Ａｓ層並びに
緩衝層をヘテロ接合させる。 【効果】 ２次元電子が確実に顕現され、高電子移動度
を安定して得ることができ、もって新たな高感度の２次
元電子ＧａＩｎＡｓホール素子を安定的に提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＧａＩｎＡｓを含む半
導体ヘテロ接合により顕現される２次元電子ガスを利用
したＧａＩｎＡｓ２次元電子ホール素子に係わり、特に
ホール素子の高感度化に関する。

【０００２】

【従来の技術】磁界を検知し、その強度、即ち磁界強度
に応じて電気信号を発生する、いわゆる磁電変換素子の
一つとしてホール（Ｈａｌｌ）素子が知られている。こ
のホール素子は磁場を印加した際に、ホール効果として
知られている半導体内の電子の運動によって発生するホ
ール電圧を検知量とする一種の磁気センサーであり、磁
気を検出対象とする回転検出、位置検出センサー、或は
電流センサー等としての他、磁界強度測定用の測定子
（プローブ;probe）などとして応用されている。

【０００３】ホール素子用途の半導体材料としてはシリ
コン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体
の他、アンチモン化インジウム（ＩｎＳｂ）、ヒ化イン
ジウム（ＩｎＡｓ）やヒ化ガリウム（ＧａＡｓ）等の元
素周期律表の第 III族に属する元素と、同じく第Ｖ族に
属する元素とを化合させてなる III−Ｖ族２元化合物半
導体も使用される。しかし、従来の化合物半導体からな
るホール素子を見れば、用いる半導体の物性に依ってホ
ール素子の特性上に一長一短が存在する。例えば、Ｇａ
Ａｓから成るホール素子はＧａＡｓ半導体のバンドギャ
ップが比較的大きい事により素子特性の温度変化は少な
いものの、逆に電子移動度が多少低いため積感度はＩｎ
Ｓｂから成るホール素子に比較して低いという欠点があ
る。一方、ＩｎＳｂホール素子はＩｎＳｂ半導体のバン
ドギャップが低いため、特性の温度変化は大きいが高い
積感度が得られる利点を有している。

【０００４】最近では、自動車エンジンの精密な回転制
御等高温環境下に於ける精密センシング技術の必要性が
高まり、高いホール電圧を出力する能力を有し且つ温度
による素子特性の変化を低く抑制した高性能ホール素子
が要望されるに至っている。ここでホール電圧は半導体
材料のホール係数に依存し、ホール係数が大きい程ホー
ル電圧の出力能力は高い。また、このホール係数は半導
体材料の電子移動度に比例して増加する。従って、高い
ホール出力電圧を得るには、即ち高感度なホール素子を
得るには高い電子移動度を発現する半導体材料を使用す
る必要がある。

【０００５】このため半導体材料の物性面からの検討も
進み、近年では２次元的に閉じ込められた、いわゆる２
次元電子ガス（two-dimensional electron gas）により
顕現される高電子移動度特性を利用したホール素子も発
明されるに至っている（例えば、R.C. GALLAGHER and
W.S. CORAK, Solid-State Electronics, 第９巻（１９
６６年）、５７１〜５８０頁、特公平３−２５０３
５）。しかし、この様な２次元電子は、旧来よりＳｉ半
導体と二酸化珪素（ＳｉＯ₂）とのヘテロ接合界面に出
現することが知られており、このいわゆるＳｉ−ＭＯＳ
（metal-oxide-semiconductor ）構造により発現される
２次元電子を利用したホール素子は既に１９６０年代の
半ばに報告されている。

【０００６】また、上記のＭＯＳ構造による２次元電子
の顕現に加え、ＧａＡｓやＩｎＰ等の２元系化合物半導
体と同様の III−Ｖ族合物半導体でも三種類の元素を混
合させてなるヒ化ガリウム・アルミニウム（Ａｌ_x Ｉｎ
_1-x Ａｓ）やヒ化ガリウム・インジウム（Ｇａ_x Ｉｎ
_1-x Ａｓ）などの化合物三元混晶とのヘテロ接合によ
り、２次元電子ガスを形成する方法も既に公知となって
いる。

【０００７】この様な公知の組合せに基づくヘテロ接合
により形成される２次元電子ガスを得るためのヘテロ接
合は、真性半導体とそれに比較してさらに高いバンドギ
ャップ（band gap）を備えたＮ形の半導体から構成され
る。例えば、ＡｌＧａＡｓをＮ形半導体としＧａＡｓを
真性半導体とする２次元電子を得るためのヘテロ接合の
組合せは既に公知であり、この様な公知の組合せに基づ
くヘテロ接合により形成された２次元電子ガスを用いる
半導体装置としては、高電子移動度電界効果型トランジ
スタとして実現されるに至っている（特公昭59-46425、
特公昭59-53714参照）。

【０００８】この様な組合せには、他にＧａ_x Ｉｎ_1-x
Ａｓ（ｘは組成比を表わす。）とＩｎＰとのヘテロ接合
が知られている。更には、ヘテロ接合を形成する真性半
導体としては上記の化合物半導体に限らず、ゲルマニウ
ム（Ｇｅ）などの単体半導体も挙げられており、ＧａＡ
ｓとのヘテロ接合の形成により２次元電子が得られる。
その他、２次元電子ガスを得るための半導体材料の種々
の組合せが既に公知となっているが、２次元電子ガスを
形成するのに肝要な事は、電子親和力を互いに異にする
半導体を結合させることにある（例えば、特公昭５９−
５３７１４、特公昭５９−４６４２５、ＵＳＰ４，１６
３，３２３参照）。

【０００９】この様な電子親和力を異にする半導体材料
の組合せを基に、単にヘテロ接合を形成すれば２次元電
子による高電子移動度特性が安定して得られるとは必ず
しも限らない。この理由を説明するのに上記したＡｌＧ
ａＡｓとＧａＡｓとのヘテロ接合を利用したショットキ
ー接合型の高電子移動度トランジスタを例に挙げる。こ
のトランジスタにとって、電子移動度は相互コンダクタ
ンス、雑音指数等の重要なトランジスタ特性を左右する
因子である。ところが、単純にヘテロ接合を形成したの
みでは高い電子移動度が安定して付与されない。これは
２次元電子が存在するか否かはヘテロ界面の急峻性の状
態等にも依存するが、２次元電子が存在したとしても、
電子の散乱等の要因により高電子移動度特性が阻害され
る場合があるからである。このため、従来から電子親和
力の大きいＧａＡｓとより電子親和力の小さいＡｌＧａ
Ａｓとのヘテロ界面に、通常アンドープのＡｌＧａＡｓ
層を挿入することが行われている。この無添加層は一般
にスペーサ（spacer）層と呼ばれ、ＡｌＧａＡｓ／Ｇａ
Ａｓヘテロ接合系に限らず、ＡｌＩｎＡｓ／ＧａＩｎＡ
ｓヘテロ接合からなる高電子移動度トランジスタ用途の
母体材料にも設けられている。

【００１０】しかし、スペーサ層を挿入することによっ
て、電子の散乱等の２次元電子の高電子移動度特性を阻
害する要因の影響は緩和できるものの、シートキャリア
濃度、電子移動度がスペーサ層の膜厚に敏感に影響され
るため、逆にスペーサ層の膜厚の精密な制御が要求さ
れ、新たに薄膜成長工程に煩雑さを加える結果を招いて
いた。

【００１１】

【発明が解決しようとする課題】高電子移動度トランジ
スタに限らず、２次元電子を利用するホール素子にあっ
ても係る事態は同様で、スペーサ層を挿入することによ
り高電子移動度特性を得ることが行われている。例え
ば、ＡｌＧａＡｓとＧａＡｓとからなるヘテロ接合によ
る２次元電子を利用するホール素子にあっては、高抵抗
のＡｌＧａＡｓをスペーサとして用いている（電子情報
通信学会論文誌、Vol.J70 - C、 No.5 1987、p.p.758-76
3 及び Proc.of 6th Sensor Symposium、 Tokyo 1986 p.
p.547-550)。また、ＧａＩｎＡｓとＡｌＩｎＡｓとのヘ
テロ接合からなるホール素子に於いても、高抵抗のＡｌ
ＩｎＡｓをスペーサとしてヘテロ界面に挿入することが
行われている（Technical Digest of the 11th Sensor
Symposium、 1992 p.p.79-82)。いずれの場合においても
層厚は１０ｎｍ未満の、通常は２〜５ｎｍ程度の極めて
薄い層であり、２次元電子による高電子移動度特性を得
るには、この様な極薄膜層を安定的に制御するための緻
密で且つ精巧な成長技術を必要とし、この技術のもたら
す層厚制御性如何によって所望の高電子移動度特性が得
られるか否かが、即ち、２次元電子による高感度ホール
素子の収率が左右される結果を招いていた。

【００１２】更に、ＧａＩｎＡｓとＩｎＰとのヘテロ接
合系のホール素子への応用を中心に説明するに、このヘ
テロ系の組合せに於いて、Ｇａ_x Ｉｎ_1-x ＡｓをＮ形半
導体とし、ＩｎＰを真性半導体としたヘテロ接合によっ
てもたらされとされる２次元電子ガスを磁気感応部とす
る、感度の高いホール素子も提案されている（特開昭６
０−１９８８７０）。

【００１３】また極く最近では、ヘテロ接合を形成する
組合わせは同一であるが、これとは逆にＧａ_x Ｉｎ_1-x
Ａｓに真性半導体としての役目を担わせ、ＩｎＰをＮ形
半導体とする高感度ホール素子が新たに実現されるに至
っている（例えば、１９９２年秋季第５３回応用物理学
会学術講演会予稿集Ｎｏ．３（１９９２年応用物理学会
発行）、講演番号１６ａ−ＳＺＣ−１６、１０７８
頁）。この新たなＧａＩｎＡｓホール素子は特性の温度
変化も比較的小さく、且つまた室温電子移動度が極めて
高いために従来にない優れた積感度をもたらすと報告さ
れている。

【００１４】この新たな高感度ホール素子は、従来の２
次元電子による高電子移動度特性を利用するＡｌＧａＡ
ｓ／ＧａＡｓヘテロ接合ホール素子とは薄膜の積層構造
が異なり、旧来のスペーサを要せず直接ＧａＩｎＡｓと
ＩｎＰをヘテロ接合させている。このスペーサを要しな
い簡便なヘテロ接合構造によって高電子移動度特性が安
定して再現良く得られるならば、スペーサ層を挿入する
という緻密で煩雑な工程が除かれ、従来からのホール素
子用途としての薄膜母体材料の製作上の煩雑さが解消さ
れる上に、この新規な高感度なホール素子の製造価格の
上昇をも回避できるという優位性が期待される。

【００１５】ところが、この様なＧａＩｎＡｓ／ＩｎＰ
ヘテロ接合系によって発現される高電子移動度特性を利
用した高感度ホール素子に於いても、定常的に安定して
所望の高感度特性が得られるとは限らない。それは、こ
のヘテロ系に於いて高移動度が顕現される原因が詳細に
究明されていない上に、安定して形成するに必要とされ
る要件が、未だ明確となっていないことによるものであ
る。よって、従来の高感度ホール素子とは反対に、Ｇａ
_x Ｉｎ_1-x Ａｓに真性半導体としての役目を担わせ、ス
ペーサを介さずにＩｎＰと直接ヘテロ接合してなるホー
ル素子に於いても、高電子移動度特性を顕現するにスペ
ーサを要しないという積層構造上の従来にない利点があ
るものの、ＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子
に於いて高感度特性が安定して得られないと言う問題が
存在していた。

【００１６】一方、ヘテロ接合の界面に歪層を介在さ
せ、高電子移動度特性を得る技術的方法を省みると、既
に高電子移動度電界効果型トランジスタが実現されるに
至っている。このＧａ_x Ｉｎ_1-x Ａｓ歪層を介在させて
なる高電子移動度電界効果型トランジスタは、通常pseu
domorphic 型トランジスタと称され、低雑音の信号増幅
用素子として利用されている。この種のトランジスタ用
途の母体材料についてその構成要素を記述すると、Ｇａ
Ａｓ層上に弾性的に歪を閉じ込めたＧａ_x Ｉｎ_1-x Ａｓ
層を堆積し、更にＡｌＧａＡｓ層を堆積させたヘテロ積
層構造を含んでいるのが極く一般的である。このＧａＡ
ｓ層上に堆積するＧａ_x Ｉｎ_1-x Ａｓ層にあっては、歪
を閉じ込める必要があることからその膜厚は自ずと限定
され、通常は１０ｎｍ前後に設定される。この様に従来
のＧａ_x Ｉｎ_1-x Ａｓからなる歪層を用いて高い電子移
動度特性を得ようとする構造に於いては、歪がＧａ_x Ｉ
ｎ_1-x Ａｓ全体に渡って存在しており、このためＧａ_x
Ｉｎ_1-x Ａｓ層の膜厚の精密な制御性が必要とされるに
加え、高電子移動度特性を得んがためにＧａＡｓやＡｌ
ＧａＡｓの他の物質とのヘテロ接合の界面の急峻化を安
定して達成せねばならぬという、薄膜成長工程上で極め
て煩雑な操作を伴っているのが現状であった。

【００１７】しかし、上記の様な歪層を利用したトラン
ジスタは公知であるものの、歪層を含んだ積層構造をも
って得られる２次元電子を利用してホール素子の高感度
化を達成しようとする試みは無い上に、ヘテロ接合を形
成する半導体層の内部に存在する歪層が、ホール素子の
特性、特に高感度化に与える作用、効果さえも未だ明確
になっていないのも事実であり、２次元電子により高電
子移動度が得られると期待されながら、即ち精密センシ
ングデバイスとして高感度な新たなホール素子の出現が
期待されながら、この様な高感度なホール素子の開発が
遅々として進行していないのが現状である。

【００１８】本発明は係る事態を克服すべくなされたも
ので、Ｇａ_x Ｉｎ_1-x Ａｓとのヘテロ接合による２次元
電子を具備してなる高感度ＧａＩｎＡｓホール素子用途
としての母体材料が、本来保有すべき２次元電子に基づ
く高電子移動度特性を安定して得るために、当該ヘテロ
接合材料の構成要素が具備すべき要件を明確にし、もっ
て感度特性に優れたＧａＩｎＡｓ２次元電子ホール素子
を安定的に得る新たな方法を提供する。

【００１９】

【課題を解決するための手段】本発明は従来になく高感
度なＧａＩｎＡｓ２次元電子ホール素子を安定して得る
ために、Ｇａ_x Ｉｎ_1-x Ａｓを含むヘテロ接合母体材料
が２次元電子による高電子移動度特性を如何なく、且つ
安定的に発現するために具備すべき要件、特に電子移動
度に及ぼす歪層の役割を明確にして、従来の欠点、特に
ヘテロ接合に於ける２次元電子の発現の不安定性を克服
しようとするものである。即ち、Ｇａ_xＩｎ_1-x Ａｓと
ＩｎＰ又はＩｎＰと格子整合するＡｌ_y Ｉｎ_1-y Ａｓ等
の他の III−Ｖ族化合物半導体とのヘテロ接合による２
次元電子を利用する２次元電子ホール素子に於いて、歪
層の存在下で２次元電子による高電子移動度を安定して
顕現するために、先ずＧａ_x Ｉｎ_1-x Ａｓ層の層厚を５
０ｎｍ以上５００ｎｍ以下とする。更に、Ｇａ_x Ｉｎ
_1-x Ａｓとこれとヘテロ接合を形成するＩｎＰ又はＡｌ
_y Ｉｎ_1-y Ａｓ等の III−Ｖ族化合物半導体層につき、
両層の内部に存在させるべき歪の領域につき定量的な検
討を加え、両層の内部に於いて最大の歪が存在する領域
を、ヘテロ接合界面からの距離にしてＧａ_x Ｉｎ_1-x Ａ
ｓ層内部にあっては１０ｎｍ以下とし、これとヘテロ接
合をなすＩｎＰもしくはＡｌ_y Ｉｎ_1-yＡｓ等にあって
は３０ｎｍに限定し、２次元電子に因る高電子移動度特
性を安定的に顕現させ、もって従来になく高感度のＧａ
ＩｎＡｓホール素子を提供するものである。

【００２０】通常、ＧａＩｎＡｓ２次元電子ホール素子
を得るに当たっては、半絶縁性を有する高抵抗のＩｎＰ
単結晶基板が使用される。ホール素子の実用上は比抵抗
が１０⁴ Ω・ｃｍ以上、１０⁸ Ω・ｃｍ未満のＩｎＰ単
結晶を基板材料として用いるのが一般的であり、これら
の結晶は液体封止チョクラルスキー（Liquid Encapsula
ted Czochralski;ＬＥＣ）法や、最近ではＶＢ（Vertic
al Bridgman ）法と称される垂直ブリッジマン法等によ
り容易に製作できる。

【００２１】このＩｎＰ単結晶基板上にｎ形のＧａ_x Ｉ
ｎ_1-x Ａｓ（ｘは組成比を表す。）層を形成する。通常
はＩｎＰ単結晶基板上にＩｎＰを緩衝層（バッファ層）
として堆積するのが一般的である。このバッファ層を設
けることによりＩｎＰ単結晶基板からのＦｅ不純物の拡
散を抑制したり、結晶欠陥等の伝幡を抑制するなどの効
果を生じるため、高い電子移動度を保持させホール素子
の高感度特性を保持できるなどの利点を招く。また、緩
衝層にはＩｎＰに限らず他の材質、例えば、ＡｌＩｎＡ
ｓやＩｎＰと格子整合するヒ化リン化ガリウム・インジ
ウム（ＧａＩｎＰＡｓ）等の他の III−Ｖ族化合物半導
体などを用いても差し支えは無い。

【００２２】上記のＩｎＰバッファ層並びにＧａ_x Ｉｎ
_1-x Ａｓ層の成長方法には、特に制限はなく、液相エピ
タキシャル成長法（Liquid Phase Epitaxial；ＬＰＥ
法）、分子線エピタキシャル成長法（Molecular Beam E
pitaxial；ＭＢＥ法）や有機金属熱分解気相成長法、い
わゆるＭＯＶＰＥ（Metal Organic Vapor Phase Epitax
ial;ＭＯＣＶＤ法とかＯＭＶＰＥ法とも呼ばれる場合も
ある。）、或はまたＭＯＶＰＥとＭＢＥ双方を複合させ
たＭＯ・ＭＢＥ法などが適用できる。

【００２３】また、前記Ｇａ_x Ｉｎ_1-x Ａｓの混晶比ｘ
については、０．３７≦ｘ≦０．５７とするのが望まし
い。何故ならば、ＩｎＰに格子整合するＧａ_x Ｉｎ_1-x
Ａｓの混晶比ｘ＝０．４７から混晶比がずれるに伴い、
Ｇａ_x Ｉｎ_1-x ＡｓとＩｎＰとの格子定数の差、即ち格
子不整合度も顕著となり、多量の結晶欠陥等を誘発し結
晶性の低下を招くばかりか、電子移動度の低下等の電気
的特性をも悪化させ、ホール素子の特性上積感度の改善
に多大な支障を来すからである。

【００２４】また、本発明に係わる上記のＧａ_x Ｉｎ
_1-x Ａｓ層のキャリア濃度については特段の制限は無い
ものの、このヘテロ接合系に於いて高電子移動度特性を
安定して発揮させるため１×１０¹⁵ｃｍ^-3以上５×１０
¹⁷ｃｍ^-3以下の範囲にすると好結果が得られる。何故な
らば、キャリア濃度が１×１０¹⁵ｃｍ^-3未満であると、
ホール素子とした場合の入力並びに出力電極のオーミッ
ク（Ohmic ）特性の不安定性や電極抵抗の増大を招き、
ホール素子特性の不安定性を生ずるからである。一方、
Ｇａ_x Ｉｎ_1-x Ａｓ層のキャリア濃度が５×１０¹⁷ｃｍ
^-3を越えると電子移動度の低下が顕著となり、高い感度
を有するＧａＩｎＡｓ／ＩｎＰヘテロ接合ホール素子を
得るに得策ではないからである。

【００２５】次に、Ｇａ_x Ｉｎ_1-x Ａｓ層と緩衝層とな
すＩｎＰ或はまたＡｌ_y Ｉｎ_1-y Ａｓとでヘテロ接合を
形成させるに際し、これら両層の内部に歪を設けること
に依って、更なる高電子移動度化が果たされることを本
発明者は見出した。更に、本発明者が出来る限り高い電
子移動度を安定して得るとの観点から鋭意検討を重ねた
結果からは、歪の中で最大の歪が存在する領域を、ヘテ
ロ接合の界面からＧａ_x Ｉｎ_1-x Ａｓ層の内部に至る１
０ｎｍ以内に位置させ、且つ緩衝層内で最大の歪が存在
する領域を３０ｎｍ以内とすることによって好結果が得
られることが判明した。

【００２６】ここで、歪の存在の確認法並びに歪が存在
する領域の幅を定量する方法であるが、簡便で且つ精緻
な方法として透過型電子顕微鏡によるＣＡＴ（Composit
ionAnalysis by Tickness-fringe ）法（ H.Kakibayash
i and F.Nagata Jpn.J.Appl.Phys. Vol.24 (1985) L 9
05 ）が挙げられる。この方法に依り得られる視覚的な
結果の概略を説明すると、例えば、半導体層−Ｉと半導
体層−IIとのヘテロ接合部のＣＡＴ写真には、図３−ａ
に模式的に示す如く各層に特有の縞（ｆｒｉｎｇｅ）が
現れる。各半導体層に歪が存在しない場合にあっては、
この縞模様は半導体層−Ｉと半導体層−IIとが接合して
いる界面、即ち、ヘテロ接合界面に至る迄曲折せずに伸
長することとなる。一方、ここでは仮に半導体層−Ｉに
歪が存在したと仮定すると、ヘテロ接合を形成すること
に因って図３−ｂに示す如く半導体層−Ｉに特有の縞模
様は、結果としてヘテロ接合部の近傍で曲折する。従っ
て、ＣＡＴ法に依りこの様な縞の曲折の有無を調査すれ
ば歪の存在の有無が判別され得る。また、縞の曲折が終
了するヘテロ界面からの距離、図３−ｂでは記号ｄで表
される距離を測長し、観測に供した電子顕微鏡の観測倍
率に応じた補正を加えれば、歪が存在する領域を正確に
求められる（外村 彰 編著、『電子顕微鏡技術』（平
成元年８月３１日発行：丸善株式会社）、８３頁）。

【００２７】このヘテロ接合界面からの特定の領域に歪
を設ける手法には幾つかの方法があるが、例えば、Ｉｎ
Ｐ層をエピタキシャル成長させ、次にＧａ_x Ｉｎ_1-x Ａ
ｓ層を堆積させた後の薄膜成長工程の中の冷却工程に於
いて、薄膜成長後のウエハの冷却速度を適宣調節するこ
とにより、比較的容易に歪をＧａ_x Ｉｎ_1-x Ａｓ層並び
にＩｎＰ層の両層の内部に導入出来る。本発明者が鋭意
検討した結果では、ＭＯＶＰＥ法に於けるＧａ_x Ｉｎ
_1-x Ａｓ及びＩｎＰ薄膜の一般的な成長温度である６０
０℃前後から２００℃に約２０分間の時間を要して冷却
する、即ち毎分２０℃前後の速度をもって冷却すると、
両物質の熱膨張率の差を利用して比較的容易に本発明を
満足する歪を存在させることが出来る。また、ＩｎＰ緩
衝層の成長後、Ｇａ_x Ｉｎ_1-x Ａｓを成長するに当り、
組成比ｘが所望するのと多少異なるＧａ_x Ｉｎ_1-x Ａｓ
を或る程度の層厚をもって成長させてヘテロ界面を形成
し、然る後、予定の組成比のＧａ_x Ｉｎ_1-x Ａｓを成長
させる場合に於いても、Ｇａ_x Ｉｎ_1-x Ａｓ並びにＩｎ
Ｐ等の緩衝層の内部に歪層を存在させることが出来る。
但し、この場合、所望の組成比と異なる組成比を有する
極端に厚いＧａ_x Ｉｎ_1-x ＡｓをＩｎＰとＧａ_x Ｉｎ
_1-x Ａｓとのヘテロ接合の界面に介在させると、両層の
内部に導入される歪の存在する領域が適正な範囲を越
え、逆に当該ヘテロ接合材料にＧａ_x Ｉｎ_1-x Ａｓに高
電子移動度特性を付与出来なくなる。従って、この様な
組成比を変化させることによって歪を導入する方法を選
択するにあっては、歪を導入するために緩衝層上に設け
るこの種のＧａ_x Ｉｎ_1-x Ａｓの膜厚は最大でも１０ｎ
ｍ程度に留めておくのが良い。

【００２８】Ｇａ_x Ｉｎ_1-x Ａｓ層とヘテロ接合をなす
緩衝層の材質は、ＩｎＰに限定されず、Ａｌ_y Ｉｎ_1-y
Ａｓでも良く、ＩｎＰと格子整合するＧａＩｎＰＡｓな
どの４元混晶であっても良い。Ａｌ_y Ｉｎ_1-y Ａｓ等を
緩衝層として使用する場合にあっても、Ｇａ_x Ｉｎ_1-x
Ａｓ層並びに緩衝層の両層の内部に歪を設ける手法は根
本的にはＩｎＰ緩衝層の場合と同様である。緩衝層とし
てＩｎＰもしくはＡｌ_y Ｉｎ_1-y Ａｓ等のいずれの半導
体材料を採用した場合に於いても、ヘテロ接合の界面か
らの距離にして、Ｇａ_x Ｉｎ_1-x Ａｓ層の内部に至る歪
にあっては最大の歪が存在する領域を１０ｎｍ以内に、
緩衝層の内部に存在する歪にあっては最大の歪が存在す
る領域を３０ｎｍ以下にすることに変わりはない。

【００２９】また、Ｇａ_x Ｉｎ_1-x Ａｓ層と緩衝層に於
いて、ヘテロ接合の界面から両層の内部に向かって存在
する歪層の領域が適正範囲を越えると、当該ヘテロ接合
材料の電子移動度の極端な低下を招くため、必要以上に
歪を導入するのは好ましくない。また、Ｇａ_x Ｉｎ_1-x
Ａｓ層或は緩衝層のいずれかの層に於いて最大の歪が存
在する領域が適正範囲を越えると２次元電子自体定常的
に存在させる事も困難となり、従って、高い電子移動度
を安定して得られない事態をもたらす。本発明と従来例
によるＧａ_0.47Ｉｎ_0.53Ａｓ層とＩｎＰ緩衝層とのヘテ
ロ接合材料の室温での電子移動度の差異を表１に示す。
ここに於いて、本発明に係わるヘテロ接合材料の場合、
最大の歪が存在する領域はヘテロ接合界面からＧａ_0.47
Ｉｎ_0.53Ａｓ層側へ８ｎｍの位置にあり、また、ＩｎＰ
層内のそれは２２ｎｍの位置に在った。一方、従来例に
於いては、ＩｎＰ層内の最大の歪が存在する領域は本発
明に係わる場合と同じものの、Ｇａ_0.47Ｉｎ_0.53Ａｓ層
内で最大の歪が存在する位置はＩｎＰ緩衝層とヘテロ接
合界面から１２ｎｍにあった。同表に掲げる如く、層内
に存在する歪に関し本発明に係わる場合と従来例では、
室温電子移動度に明らかに差が生じており、本発明に沿
って歪を設けることによって、従来に比較し高い電子移
動度が得られていることが判る。これらの歪の付与は、
当該ヘテロ接合材料の成長後での冷却速度を調節するこ
とに依り行ったが、前述の様に歪の導入方法は、別段こ
の方法に限ることはない。

【００３０】

【表１】

【００３１】ここで、前項に記述した室温での電子移動
度に差異が発生する原因につき説明を加えるに、本発明
に係わる歪を有してなるＧａ_0.47Ｉｎ_0.53Ａｓ／ＩｎＰ
ヘテロ接合材料にあっては、図４に示す如くのシュブニ
コフ ド ハース（Shubnikov de Haas ）効果による電
圧の振動が認められ、２次元電子の存在が立証される。
一方、上記の従来例の様に歪の領域に関して本発明によ
らないヘテロ接合材料にあっては、シュブニコフ ド
ハース振動は認められず、２次元電子が存在しないこと
が判明する。従って、前項に記載の室温に於ける電子移
動度の差異は、２次元電子の存在の有無に因ることが明
らかになった。このことは、最大の歪が存在する層内の
領域を本発明の通りに設けないと２次元電子は存在しな
いことを表している。

【００３２】ここで、改めてシュブニコフ ド ハース
振動について説明する。これは強磁場下に於ける電子の
サイクロトロン運動に基づく、磁気抵抗（電圧）の磁場
強度に対応した変化、即ち振動のことを指す（例えば、
生駒 俊明、生駒 英明著『化合物半導体の基礎物性入
門』（１９９１年９月１０日初版発行：培風館）、１８
７〜１９２頁、或いは日本物理学会編『半導体超格子の
物理と応用』（１９９０年９月３０日初版第８刷発
行）、４２〜４６頁参照）。この振動は、２次元電子系
に於いてその２次元電子が存在する面に垂直方向に磁場
が印加された場合に顕著に現れ、水平に磁場が掛かって
も振動は通常生じない。一方、３次元的な電子では、こ
の様な抵抗値なり電圧値なりの磁場方位依存性はない
（例えば、日本物理学会編『半導体超格子の物理と応
用』（１９９０年９月３０日初版第８刷発行）、４４頁
参照）。従ってこの振動の観測により２次元電子ガスの
存在の有無が簡便に知れる訳である。具体的な測定法を
Ｇａ_0.47Ｉｎ_0.53Ａｓ／ＩｎＰヘテロ接合系を例に挙げ
て説明すると、先ず、同ヘテロ系を含む試料をホール効
果測定に供する形状に加工し、試料の抵抗、電圧等を測
定するための電極を形成し、然る後、磁界内で抵抗の磁
界強度依存性、磁場方位依存性を測定すればよい。ヘテ
ロ接合部に２次元電子が存在するならば、図４に掲示し
た如くヘテロ接合面に垂直方向に磁場が印加された場合
に於いて、磁場強度の変化に伴って電圧値の周期的変
動、即ちシュブニコフ ド ハース振動が観測されるは
ずである。

【００３３】上記のようにしてＩｎＰ単結晶基板上に成
長させた歪層を含む緩衝層とＧａ_xＩｎ_1-x Ａｓ層から
構成されるヘテロ接合を有するエピタキシャルウエハを
母体材料とし、ＧａＩｎＡｓホール素子を製作する。先
ず、公知のフォトリソグラフィー技術、エッチング技術
等の加工技術を駆使し、ホール素子としての機能を発揮
するＧａ_x Ｉｎ_1-x Ａｓ層並びにＩｎＰバッファ層にい
わゆるメサエッチングを施し、当該素子機能領域をメサ
状に加工する。メサエッチングを施した後、入力用並び
に出力用電極を形成する。

【００３４】次に、ここでは電極材料としてＡｕ・Ｇｅ
合金を提供するが、電極材料としては別段これに限定さ
れることはなく、ｎ形のＧａＩｎＡｓ結晶につきオーミ
ック性電極が得られる材料を使用すれば良い。次に、パ
ッシベーション膜とする絶縁性を有する二酸化珪素（Ｓ
ｉＯ₂ ）膜を公知のプラズマＣＶＤ法によりウエハ表面
を被覆する。被覆膜としてここでは、二酸化珪素膜を採
用したが他の絶縁性を有する膜、例えば窒化珪素（Ｓｉ
Ｎ）などであっても良い。最後に公知のフォトリソグラ
フィー技術によりダイシングラインを形成する。この様
に図るのはダイシングに使用するスクライバー（sucrib
er）やブレード（brade ）などが素子の分離の際にエピ
タキシャル成長層やヘテロ界面に機械的な損傷を与える
のを予め低減するためである。

【００３５】係る加工を施した後、ＧａＩｎＡｓホール
素子を電気的な特性評価に供し、従来のヘテロ接合の構
成によるＧａＩｎＡｓホール素子の特性も並行して評価
する。ここで、従来のＧａＩｎＡｓホール素子とは、エ
ピタキシャル成長後の冷却速度を極端に大きく設定した
ため、歪層の存在領域が感磁部層全域にわたっているヘ
テロ接合材料から構成された素子を言う。比較の結果を
図５に個別に分離した素子状態での電子移動度の分布の
差として示す。同図から明白な様に、本発明に係わるＧ
ａＩｎＡｓホール素子にあっては、平均の電子移動度は
従来例に比較して高い値がもたらされている。

【００３６】

【作用】Ｇａ_x Ｉｎ_1-x Ａｓ層及び緩衝層となすＩｎＰ
もしくはＡｌ_y Ｉｎ_1-y Ａｓ等の層の双方の層に、両層
から構成されるヘテロ接合界面から特定の距離内に最大
の歪を存在させることにより、当該ヘテロ接合界面に２
次元電子ガスを確実に存在させ、もって当該ヘテロ接合
材料に高い電子移動度特性を付与する作用を有す。

【００３７】

【実施例】本発明を実施例を基に詳細に説明する。図１
は本発明に係わるＧａ_x Ｉｎ_1-x Ａｓ（ｘは混晶比を表
す）層とのヘテロ接合を有すホール素子の模式的な平面
図である。また、図２は図１に示した平面模式図の破線
Ａ−Ａ’の方向に沿った垂直断面の概略図である。ヘテ
ロ接合を含むエピタキシャルウエハの形成に当たって
は、鉄を添加してなる比抵抗が約１０⁶ Ω・ｃｍの面方
位（１００）の半絶縁性高抵抗ＩｎＰ単結晶基板（１０
１）に、第一の層として緩衝層となすアンドープＩｎＰ
層（１０２）を約１００ｎｍの厚さで成長させた。当該
ＩｎＰ層（１０２）のキャリア濃度をホール（Ｈａｌ
ｌ）効果法により測定した結果では、約２×１０¹⁵ｃｍ
^-3であった。

【００３８】然る後、上記のＩｎＰ緩衝層（１０２）上
にキャリア濃度が２×１０¹⁶ｃｍ^-3で組成比を０．４７
としたアンドープｎ形Ｇａ_0.47Ｉｎ_0.53Ａｓ（１０３）
を２５０ｎｍの厚さに堆積した。ここでは、旧来の如く
のスペーサ層は挿入しておらず、ＩｎＰ緩衝層（１０
２）とＧａ_0.47Ｉｎ_0.53Ａｓ（１０３）とを直接ヘテロ
接合させた。また、この両層からなるヘテロ接合の界面
には前記のシュブニコフド ハース振動が認められ、２
次元電子の存在が立証されている。本実施例ではＧａ
_0.47Ｉｎ_0.53Ａｓ、ＩｎＰ結晶層の双方共に、結合価が
一価のシクロペンタジエニルインジウム（化学式：Ｃ₅
Ｈ₅ Ｉｎ）をＩｎ源とする常圧ＭＯＶＰＥ法で温度６１
０℃で成長させた。

【００３９】上記の構造の母体材料の成長が終了した
後、成長温度である６１０℃より２００℃に至る迄、２
０分間で当該材料を冷却した。従って冷却速度は毎分約
２０℃である。この冷却速度を採用した場合、Ｇａ_0.47
Ｉｎ_0.53Ａｓ並びにＩｎＰ両層内に於いて最大の歪が存
在する領域は、透過電子顕微鏡による観察ではＧａ_0.47
Ｉｎ_0.53Ａｓ層側ではヘテロ接合界面より８ｎｍであ
り、ＩｎＰ層側で２０ｎｍであった。

【００４０】次に、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０３）
を通常の有機フォトレジスト材で全面に亘り被覆し、そ
の後公知のフォトリソグラフィー技術とエッチング技術
を駆使し、入・出力電極を形成すべき領域並びに感磁部
となす領域（１０４）をメサ形状に加工した。本実施例
ではメサエッチング加工には無機酸を使用した。

【００４１】その後、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０
３）の表面を再び有機レジスト材で全面に亘り被覆し
た。次に各々、一対をなす入力電極（１０５）と出力電
極（１０６）を形成すべき領域に存在する上記レジスト
材のみを公知のフォトリソグラフィ技術を利用して除去
し、Ｇａ_0.47Ｉｎ_0.53Ａｓ層（１０３）の表面を露出さ
せた。然る後、Ｇｅを重量で約１３％程度含むＡｕ・Ｇ
ｅ合金を真空蒸着した。その後、当該ウエハを有機溶剤
混合液に浸し、レジスト材を剥離すると同時に蒸着によ
ってレジスト材上に被着した素子の製作上不要となるＡ
ｕ・Ｇｅ合金膜をいわゆるリフトオフ法で除去した。次
に、電極となる合金膜を被着させたウエハを温度４２０
℃で数分間オーミック性電極を得るために熱処理した。

【００４２】更に、当該入・出力用の電極（１０５及び
１０６）と電気的に連結させてパッド電極（１０７）を
各電極に設けた。該パッド電極（１０７）は、上記に如
くメサエッチングにより露出したＩｎＰ単結晶基板（１
０１）の表層部に載置した。これは熱処理時にＧａ_0.47
Ｉｎ_0.53Ａｓ層とＩｎＰ緩衝層とのヘテロ接合界面に直
接歪が導入され、当該界面に形成された２次元電子に悪
影響を及ぼすのを防止するためである。

【００４３】更に、上記工程を経たヘテロ接合材料の表
面の入・出力電極部以外の領域を、プラズマＣＶＤ法に
より二酸化珪素膜（１０８）で被覆した。また、酸化膜
の堆積膜厚は約４００ｎｍとした。

【００４４】更に、素子の表面全体を再び一般のフォト
レジスト材で覆い、ウエハの全面に形成されたホール素
子を単体に分離しホール素子チップとなすためのダイシ
ングライン（１１０）を形成すべくパターニングを施し
た。然る後、ダイシングライン（１１０）に相当する部
分に於いて、直下に存在する酸化膜（１０８）、Ｇａ
_0.47Ｉｎ_0.53Ａｓ層（１０３）並びにＩｎＰ緩衝層（１
０２）を順次エッチングにより除去した。更にエッチン
グを進め、ＩｎＰ単結晶基板（１０１）の表層部に至る
迄構成材料を除去し、ダイシングライン（１１０）とな
した。

【００４５】然る後、このホール素子の電気的特性、特
に積感度に影響を与える電子移動度を従来のＧａＩｎＡ
ｓホール素子のそれと比較した。ここで言う従来のホー
ル素子とは、Ｇａ_0.47Ｉｎ_0.53Ａｓ層並びにＩｎＰ緩衝
層に内在する歪の領域が、ヘテロ界面よりＩｎＰ緩衝層
側に約３８ｎｍ入った位置に最大の歪が位置しているも
のを指す。即ち２次元電子を具備していないＧａＩｎＡ
ｓ／ＩｎＰヘテロ接合ホール素子を指す。その結果、本
発明に依る２次元電子を利用した新たなＧａＩｎＡｓホ
ール素子では、平均の室温電子移動度が１０，０００ｃ
ｍ² ／Ｖ・ｓに達するのに対し、従来例では平均の電子
移動度が約６，１００ｃｍ² ／Ｖ・ｓと約４０％の差異
が現れ、電気的特性の点からも本発明に依るＧａＩｎＡ
ｓ２次元電子ホール素子の優位性が示された。これはと
りもなおさず、本発明に依り２次元電子を安定して発生
させ得たからである。

【００４６】

【発明の効果】歪層をヘテロ界面から特定の距離内に設
けることにより、ＧａＩｎＡｓ／ＩｎＰヘテロ接合に高
電子移動度特性を安定して付与する効果をもたらし、も
って高感度のＧａＩｎＡｓホール素子の安定的な供給が
もたらされる効果がある。

【図面の簡単な説明】

【図１】本発明に係わる２次元電子ＧａＩｎＡｓ／Ｉｎ
Ｐヘテロ接合ホール素子の模式的な平面図である。

【図２】図１に示すホール素子の破線Ａ−Ａ’に沿った
断面を模式的に示す図である。

【図３】ヘテロ接合を形成する各半導体層のＣＡＴ分析
写真の模式図である。図３（ａ）は歪が存在しない場
合、図３（ｂ）は歪が存在する場合を示す。

【図４】強磁場下に於けるシュブニコフ ド ハース振
動を示す図である。但し、磁場は同試料の一主面に垂直
に印加されている。

【図５】室温電子移動度の分布を示す図である。

【符号の説明】

（１０１） Ｆｅ添加高抵抗ＩｎＰ単結晶基板 （１０２） ＩｎＰ緩衝層 （１０３） Ｇａ_0.47Ｉｎ_0.53Ａｓ層 （１０４） 素子機能部メサ領域 （１０５） 入力電極 （１０６） 出力電極 （１０７） パッド電極 （１０８） 二酸化珪素絶縁膜 （１０９） ダイシングライン

Claims (5)

【特許請求の範囲】
1. 【請求項１】 層厚が５０ｎｍ以上８００ｎｍ以下であ
   るヒ化ガリウム・インジウム（ＧａＩｎＡｓ）を含む I
   II−Ｖ族化合物半導体層のヘテロ接合により発現される
   ２次元電子ガスを利用したことを特徴とするするホール
   素子。
2. 【請求項２】 ヘテロ接合はその一部に歪層を有するＧ
   ａＩｎＡｓ層と、同じくその一部に歪を内在するＧａＩ
   ｎＡｓ以外の III−Ｖ族化合物半導体とで構成されてい
   ることを特徴とする請求項１に記載のＧａＩｎＡｓヘテ
   ロ接合２次元電子ホール素子。
3. 【請求項３】 ヘテロ接合界面からＧａＩｎＡｓ層の
   内部に至る１０ｎｍ以内の距離に最大の歪が存在するこ
   とを特徴とする請求項１または２に記載のＧａＩｎＡｓ
   ２次元電子ホール素子。
4. 【請求項４】 ヘテロ接合界面からＧａＩｎＡｓ以外の
   III−Ｖ族化合物半導体層の内部に至る３０ｎｍ以内の
   距離に最大の歪が存在することを特徴とする請求項１な
   いし３に記載のＧａＩｎＡｓ２次元電子ホール素子。
5. 【請求項５】 ＧａＩｎＡｓ層とヘテロ接合をなす他の
   III−Ｖ族化合物半導体層はリン化インジウム（Ｉｎ
   Ｐ）、ヒ化アルミニウム・インジウム（ＡｌＩｎＡｓ）
   もしくはＩｎＰと格子整合する半導体からなる層である
   ことを特徴とする請求項１〜４に記載のＧａＩｎＡｓ２
   次元電子ホール素子。