JPH0776940B2

JPH0776940B2 - マイクロコンピュータ装置

Info

Publication number: JPH0776940B2
Application number: JP63244945A
Authority: JP
Inventors: 和徳長崎; 一浩竹内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-01-31
Filing date: 1988-09-29
Publication date: 1995-08-16
Anticipated expiration: 2010-08-16
Also published as: JPH01295347A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はマイクロプロセッサ及びメモリを含むマイクロ
コンピュータ装置に関し、特に、プログラム又は連続し
たアドレスを有するデータを読出す場合に好適のマイク
ロコンピュータ装置に関する。

［従来の技術］従来から、マイクロコピュータ装置として、第11図に示
すものが知られている。このマイクロコンピュータ装置
はマイクロプロセッサ１、アドレスラッチ７及びメモリ
８により構成されており、これらのユニットはアドレス
データバス（以下、ADバスという）９により相互に接続
されている。更に、マイクロプロセッサ１は処理実行部
２及び実行制御部３により構成されている。処理実行部
２はメモリ８に対するデータのリードライトサイクルの
起動を要求するバスリクエスト信号４を実行制御部３に
出力すると共に、メモリ８のアクセス先のデータアドレ
ス情報をアドレス線５を介して実行制御部３に出力す
る。また、実行制御部３はバスリクエスト信号４を受け
て処理実行部２に対してアクノリッジ信号６を出力す
る。

ADバス９は、信号線の数を削減するため、アドレスバス
とデータバスとを兼ねたもので、このADバス９上で多重
化されたアドレス情報、命令コード及び入力データはア
ドレスラッチ７によりデマルチプレクスされ、アドレス
バス10を介してメモリ８に入力される。また、マイクロ
プロセッサ１はアドレスラッチ７にラッチタイミングを
指定するアドレスラッチイネーブル信号（以下、ALE信
号という）11を出力すると共に、メモリ８に対してリー
ド信号（以下、RD信号という）12を出力する。

次に、連続したアドレスを有するプログラムを連続的に
入力する場合について、従来のマイクロコンピュータ装
置の動作を第12図のタイミング図を参照して説明する。

通常、プログラムは連続したメモリ領域に順に格納され
ており、マイクロプロセッサ１はこれらのプログラムを
アドレス順序に従って、ADバス９を介して読出し実行す
る。

プログラム入力の１サイクルは、第12図に示すように、
３つの基本動作ステートB₁,B₂,B₃により構成され、プロ
グラムの入力が完了するまでこのサイクルが連続して起
動される。先ず、マイクロプロセッサ１は基本動作ステ
ートB₁の期間においてALE信号11をアクティブにする。
また、基本動作ステートB₁からB₂にかけて、マイクロプ
ロセッサ１は読出しアドレスをADバス９に出力する。基
本動作ステートB₂では、ALE信号11の立下りでアドレス
ラッチ７にアドレスがラッチされ、アドレスバス10に出
力される。次いで、基本動作がステートB₃においてRD信
号12（負論理）がアクティブになると、メモリ８はこれ
に同期してADバス９に読出しデータを出力する。マイク
ロプロセッサ１は基本動作ステートB₃期間内の所定のタ
イミングにてADバス９のデータを取込む。以上の一連の
処理により、プログラム入力の１サイクルが完了し、マ
イクロプロセッサ１は読出した命令を実行する。命令実
行終了後、再度読出しアドレスを出力し前回と同様のサ
イクルにより命令コードを読出す。これが繰返されてプ
ログラムの実行が完了する。

［発明が解決しようとする課題］ところで、従来のマイクロコンピュータ装置において
は、処理実行部２が基本動作ステートB₁の期間に読出し
アドレスをアドレス線５に出力して、基本動作ステート
B₃の期間内にそのアドレスに対応するデータを受取るま
での期間はデータが入力されるのを待つデータ待ち期間
である。この処理実行部２の遊び時間が装置全体の処理
速度を低下させている。

また、従来のマイクロコンピュータ装置はメモリ18から
命令コードを読出し、それを実行した後、次の命令コー
ドのアドレスをADバス９に出力して、プログラムの入力
サイクルを繰返している。従って、マイクロコンピュー
タ装置の全体の処理時間は、命令コードの読出し時間と
実行時間とで決定され、高速処理が可能なマイクロプロ
セッサを使用しても、アクセスタイムの制限から処理速
度の向上に結びついていない。特に、プログラムのよう
に連続したアドレスに設定されている命令コードを読出
して入力する場合には、マイクロプロセッサ１の処理の
大半が命令コード待ち状態となり、マイクロコンピュー
タ装置全体の処理速度を低下させるという問題点があ
る。

本発明はかかる問題点に鑑みてなされたものであって、
プログラムリード及びデータリード等のアクセス時間を
著しく短縮することができるマイクロコンピュータ装置
を提供することを目的とする。

［課題を解決するための手段］本発明に係るマイクロコンピュータ装置は、命令コード
を含む処理データを記憶する記憶手段と、処理データの
転送を受けてデータを処理するデータ処理手段と、前記
処理データの転送を制御すると共にデータラッチ制御信
号を出力する制御手段と、前記記憶手段の記憶内容を指
示するアドレスを格納し前記制御手段からデータラッチ
制御信号を入力してアドレスを更新すると共に格納して
いるアドレスを前記記憶手段に出力するアドレスカウン
タと、前記記憶手段の記憶内容を指示するアドレスを格
納し前記制御手段からデータラッチ制御信号を入力して
格納しているアドレスを前記記憶手段に出力するアドレ
ス保持手段と、前記制御手段からデータラッチ制御信号
を入力して前記記憶手段の出力データを前記データ処理
手段に出力すると共にこのデータを一旦保持する１又は
複数個の出力保持手段と、を有し、前記アドレスカウン
タ及びアドレス保持手段に対するアドレスの格納は選択
信号により選択され前記アドレス保持手段が前記選択信
号により選択されているときは前記アドレスカウンタは
その格納するアドレスを保持し、連続したアドレスを有
する一連のデータを読み出す場合には前記制御手段はこ
の一連のデータの先頭のアドレスのみを前記アドレスカ
ウンタに与えることを特徴とする。

［作用］本発明においては、記憶手段から連続したアドレスを有
する一連のデータを読出す場合には、選択手段によりア
ドレスカウンタが選択されると、制御手段は読出す先頭
のデータのアドレスのみをアドレスカウンタに与える。
記憶手段はこのアドレスカウンタからアドレスを指示さ
れて、このアドレスに格納されているデータを出力す
る。制御手段は前記アドレスカウンタ及び出力保持手段
にデータラッチ制御手段を出力する。そうすると、この
出力保持手段は記憶手段から出力された出力データをデ
ータ処理手段に出力し、このデータを次に記憶手段から
の出力データを出力するまで一旦保持する。アドレスカ
ウンタは格納されているアドレスを更新して記憶手段に
出力する。次に、制御手段がデータラッチ制御信号を出
力すると、出力保持手段からは次のデータがデータ処理
手段に出力される。

制御手段が順次的にデータラッチ制御信号を出力し、出
力保持手段が記憶手段の出力データを出力して、アドレ
スカウンタが格納したアドレスを更新するから、データ
のアドレスを１データの読出し毎にアドレスカウンタに
与える必要がない。このように、データ処理手段が処理
するデータは記憶手段から先読みされているので、プロ
グラム及びデータのアクセスを高速にすることができ
る。

また、前記アドレスが連続した一連のデータ以外のデー
タを読出す場合には、例えば、制御手段がアドレス保持
手段に読み出す先頭のデータのアドレスを与えた後、こ
のアドレス保持手段及び他の出力保持手段に更新制御信
号を出力する。そうすると、データラッチ制御信号が出
力される毎に前記他の出力保持手段からは記憶手段のデ
ータが出力され、前記アドレス保持手段はアドレスを次
のデータのアドレスに更新する。

次いで、前述のアドレスが連続した一連のデータを再度
読出す場合には、前記出力保持手段に保持されているデ
ータを読出した後、制御手段が前記アドレスカウンタ及
び出力保持手段に順次的にデータラッチ制御信号を出力
することにより、前回に引き続きアドレスが連続した一
連のデータを読み出すことができる。

［実施例］以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係るマイクロ
コンピュータ装置を示すブロック図である。マイクロプ
ロセッサ１は、データの入出力処理、演算処理及びマイ
クロコンピュータ装置全体の制御をする。メモリチップ
13はメモリ８を有しており、このメモリ８にはマイクロ
プロセッサ１が実行するプログラム及びその実行に必要
なデータが格納されている。

このマイクロプロセッサ１は、命令を実行する処理実行
部２と、マイクロプロセッサ１全体の動作を制御する実
行制御部３とを備えている。

そして、処理実行部２から実行制御部３へはバスリクエ
スト信号４及びアドレス線５が出力される。このバスリ
クエスト信号４は命令実行に伴いメモリチップ13内のメ
モリ８との間のデータのリードサイクルの起動を要求す
る信号であり、アドレス線５はメモリ８のアクセス先の
データアドレス情報を伝達する。実行制御部３は、デー
タのリードサイクルの起動要求が入力されると、処理実
行部２へアクノリッジ信号６を出力する。

マイクロプロセッサ１は、ADバス９を介してメモリチッ
プ13に接続されている。このADバス９には、アドレス情
報及びデータがマルチプレクスされている。マイクロプ
ロセッサ１とメモリチップ13内のメモリ８との間のデー
タのリードは、このＡバス９を介してなされる。

バスインターフェース部14はマイクロプロセッサ１から
出力される後述する各種信号に基きメモリチップ13の動
作を制御して、データをメモリ８の所定のアドレスから
読出す。アドレスカウンタ15はADバス９から入力される
アドレス情報をラッチし、アドレスデコーダ16に出力す
る。そして、アドレスカウンタ15は後述するデータラッ
チ制御信号（以下、DLC信号という）20の立上がりに同
期してその内容をインクリメントする。アドレスラッチ
７もバスインターフェース部14に制御されてADバス９か
ら入力されるアドレス情報をラッチする。

アドレスデコーダ16には後述する制御信号に基き、アド
レスカウンタ15の出力か又はアドレスラッチ７の出力が
入力され、その内容（アドレス情報）によりメモリ８の
セルを選択する。メモリ８はアドレスデコーダ16が選択
するセルのデータをマイクロプロセッサ１へ出力する。
出力ラッチ17はメモリ８から出力される出力データをDL
C信号20の立上りで一時的に保持する。出力バッファ18
はバスインターフェース部14により制御され、メモリ８
からの出力データを出力する。メモリアドレスバス（以
下、MADバスという）19はバスインターフェース部14、
アドレスカウンタ15、アドレスラッチ７、出力ラッチ17
及び出力バッファ18を相互に接続する。

次に、マイクロプロセッサ１及びメモリチップ13に入出
力する制御信号について説明する。

マイクロプロセッサ１には、入力制御信号として、マイ
クロプロセッサ１内のハードウェアの初期設定のために
リセット信号22が入力される。マイクロプロセッサ１は
メモリチップ13への出力制御信号として、ALE信号11、R
D信号12、DLC信号20及びカウンタ／ラッチ選択制御信号
（以下、C/L信号という）21を出力する。

ALE信号11はアドレスラッチ７か又はアドレスカウンタ1
5がMADバス19のアドレス情報をラッチするタイミングを
与える。RD信号12はマイクロプロセッサ１がメモリチッ
プ13内のメモリ８からデータを読出すタイミングを与え
る。C/L信号21はMADバス19のアドレス情報をアドレスカ
ウンタ15とアドレスラッチ７とのいずれにラッチさせる
かを指示すると共に、メモリ８からのデータの出力先と
して出力ラッチ17と出力バッファ18とのいずれを選択す
るかを指示する。DCL信号20はその立上がりエッジに同
期してメモリ８の出力データを出力ラッチ17にラッチさ
せると共に、アドレスカウンタ15にそのカウント内容を
インクリメントさせる更新制御信号である。なお、RD信
号12は、ローアクティブ信号である。また、C/L信号21
がハイレベルの場合には、アドレスラッチ７の内容がア
ドレスデコーダ16へ出力され、ローレベルの場合にはア
ドレスカウンタ15の内容が出力される。

次に、このように構成されたマイクロコンピュータ装置
の動作について第２図，第３図及び第４図も参照して説
明する。なお、これらの図において、Pi（ｉ＝1,2,3,
…）はプログラムのアドレス及びデータを示し、Diはデ
ータの格納アドレス及びデータを示している。また、デ
ータPi（Di）はメモリ８のアドレスPi（Di）に格納され
たデータである。

第２図は分岐直後のプログラムのリードサイクルを示す
タイミング図、第３図は連続したアドレスを有するプロ
グラムのリードサイクルを示すタイミング図、第４図は
データリードのリードサイクルを示すタイミング図であ
る。

マイクロプロセッサ１のリードサイクルは複数のクロッ
クからなる４つの基本動作ステートT₁,T₂,T₃,TI及び空
きステートにより構成される。実行制御部３はこれらの
ステートに基いてメモリチップ13に各種制御信号を出力
して、命令の実行に伴うメモリ８とのリードサイクルを
制御している。

プログラム分岐直後のリードサイクルは、第２図に示す
ように、基本動作ステートT₁,T₂,TIにより構成される。
先ず、実行制御部３は実行プログラムのアドレス（アド
レスP1）をアドレスカウンタ15に書込むために、ステー
トT₁の開始タイミングt₁において、ALE信号11を立上げ
ると共に、C/L信号21をローレベルにしてアドレスの書
込先としてアドレスカウンタ15を指定する。これによ
り、バスインターフェース部14はステートT₁内の中間の
タイミングt₂においてアドレスカウンタ15にMADバス19
のアドレスP1を入力させる。そして、このアドレスP1は
アドレスデコーダ16に入力される。

次に、実行制御部３はステートT₁の終了タイミングt₃に
おいてALE信号11を立下げる。これにより、バスインタ
ーフェース部14はアドレスカウンタ15の入力ゲートを閉
じ、MADバス19上のアドレス情報（アドレスP1）をアド
レスカウンタ15にラッチされる。メモリ８はアドレスデ
コーダ16によりアドレスP1のセルを選択されて、そのデ
ータP1を出力する。

実行制御部３はステートT₂の開始タイミングt₃におい
て、DLC信号20を立下げ、ステートT₂の中間のタイミン
グt₄において、DLC信号20を立上げる。これにより、バ
スインターフェース部14はアドレスカウンタ15にその内
容をインクリメントさせ、アドレスデコーダ16に次の命
令コードのアドレスP2を入力させると共に、メモリ８か
ら出力されている内容（データP1）を出力ラッチ17にラ
ッチさせる。出力ラッチ17にラッチされたデータP1はRD
信号12がローレベルになることによりMADバス19に出力
される。次いで、ステートTIにおいて、MADバス19のデ
ータP1はADバス９に出力され、実行制御部３はステート
TIの中間のタイミングt₆において、ADバス９上の命令コ
ード（データP1）を取り込んで処理実行部２に与えると
同時に、RD信号12を立上げて分岐直後のリードサイクル
を終了する。

次に、アドレスP1に引き続き連続したアドレスを有する
プログラムを読出す場合のリードサイクルについて第３
図を参照して説明する。連続したアドレスに配置された
プログラムのリードサイクルは、第３図に示すように、
基本動作ステートT₃の連続及び基本動作ステートTIによ
り構成される。先ず、ステートT₃の中間のタイミングt₈
において、RD信号12を立下げる。そうすると、出力ラッ
チ17に保持されていたデータP2はMADバス19に出力さ
れ、更に、ADバス９を介して処理実行部２に取り込まれ
る。

次のステートT₃のタイミングt₉において、実行制御部３
はDLC信号20を立下げ、更に、タイミングt₁₀において、
DLC信号20を立上げる。これにより、メモリ８から出力
されていた内容（データP3）は出力ラッチ17にラッチさ
れる。RD信号12がローレベルであるので、このデータP3
はMADバス19に出力され、更に、ADバス９を介して処理
実行部２に取り込まれる。また、タイミングt₁₀におけ
るWEDAT信号20の立上がりエッジに同期して、アドレス
カウンタ15はその内容（アドレスP3）をインクリメント
すると共に、インクリメントした内容（アドレスP4）を
アドレスデコーダ16に出力する。メモリ８はアドレスデ
コーダ16選択するアドレスP4のセルのデータ（データP
4）を出力する。以後、この動作が並行して連続的に行
われ、連続したアドレスを有するプログラムが読出され
る。このリードサイクルの終了はステートTIの中間のタ
イミングにおいてRD信号12を立上げることにより行う次に、アドレスカウンタ15が保持しているアドレスとは
異なるアドレスのデータを読出す場合について第４図の
タイミング図を参照して説明する。この場合のデータの
リードサイクルは基本動作ステートT₁,T₂,TIにより構成
される。実行制御部３はステートT₁の開始タイミングt₁
において、ALE信号11を立上げると共に、C/L信号21をハ
イレベルにし、次いで、タイミングt₂において読出すデ
ータのアドレスD1をMADバス19に出力する。このMADバス
19のアドレスD1はC/L信号21がハイレベルとなっている
ので、タイミングt₂においてアドレスラッチ７にラッチ
された、アドレスデコーダ16に入力される。これによ
り、メモリ８はアドレスD1のデータ（データD1）を出力
する。

次に、実行制御部３がタイミングt₄においてRD信号12を
立下げると、C/L信号21がハイレベルとなっているの
で、メモリ８のデータD1は出力バッファ18から出力さ
れ、MADバス19及びADバス９を介して処理実行部２に入
力される。このリードサイクルはC/L信号21をステートT
Iの終了タイミングt₇においてローレベルにすることに
より終了する。

このデータのリードサイクルの期間中において、アドレ
スカウンタ15及び出力ラッチ17の内容は保持されてお
り、データのリードサイクル終了後、直ちに、連続した
アドレスを有する命令コードを処理実行部２に出力し、
連続したアドレスを有するプログラムのリードサイクル
を再開することができる。

第12図と第２図及び第３図との比較から明らかなよう
に、本実施例においては、マイクロプロセッサ１がメモ
リ８からプログラムを入力する場合のデータの読出し時
間は極めて短いものになっている。

第５図は本発明の第２の実施例に係るマイクロコンピュ
ータ装置を示すブロック図である。第５図において第１
図と同一物には同一符号を付して説明を省略する。この
第２の実施例は第１の実施例におけるアドレスカウンタ
15及びアドレスラッチ７に替えて、夫々アドレスカウン
タA24及びアドレスカウンタB25を使用し、出力ラッチ17
及び出力バッファ18に替えて、夫々出力ラッチA26及び
出力ラッチB27を使用している。つまり、メモリチップ2
3のアドレスカウンタA24及びアドレスカウンタB25はC/L
信号21によりいずれか一方が選択されてアドレスデコー
ダ16にアドレス情報を出力し、出力ラッチA26及び出力
ラッチB27はC/L信号21により選択されていずれか一方に
メモリ８からデータが入力される。プログラムを読出す
場合には、C/L信号21をローレベルにすることによりこ
のアドレスカウンタA24及び出力ラッチA26を選択し、デ
ータを読出す場合には、C/L信号21をハイレベルにする
ことによりアドレスカウンタB25及び出力ラッチB27を選
択する。なお、メモリ８のアドレスP1乃至P5に格納され
ているデータはデータP1乃至P5であり、アドレスD1乃至
D6に格納されているデータはデータD1乃至D6である。

次に、このように構成されたマイクロコンピュータ装置
の動作について、第６図，第７図及び第８図のタイミン
グ図を参照して説明する。本実施例のリードサイクルは
４つの基本動作ステートT₁,T₂,T₃,TIにより構成され
る。第６図は分岐直後のプログラムのリードサイクル及
び連続したアドレスを有するプログラムのリードサイク
ルを示すタイミング図である。この第６図から明らかな
ように、この場合のリードサイクルは第１の実施例と同
様である。但し、この場合には、C/L信号21をローレベ
ルにすることにより、アドレスカウンタA24及び出力ラ
ッチA26が選択されている。

データのリードサイクルは１データのリードサイクルと
連続したアドレスを有するデータのリードサイクル（以
下、連続データリードサイクルという）とに分けられ
る。１データのリードサイクルは、第７図に示すよう
に、基本動作ステートT₁,T₂,TIにより構成される。先
ず、実行制御部３はステートT₁の開始タイミングt₁にお
いてALE信号11及びC/L信号21を立上げる。次いで、実行
制御部３はADバス９にデータD1のアドレス（アドレスD
1）を出力する。C/L信号21がハイレベルになることによ
り選択されたアドレスカウンタB25はステートT₁のタイ
ミングt₂において、MADバス19からアドレスD1を取り込
み、次いで、タイミングt₃において、ALE信号11が立下
ると、このアドレスD1をラッチする。

実行制御部３はステートT₂の開始タイミングt₃において
DCL信号20を立下げ、タイミングt₄においてDLC信号20を
立上げることにより、プログラムのリードの場合と同様
に、メモリ８からの出力データを出力ラッチB27にラッ
チさせると共に、アドレスカウンタB25の内容をインク
リメントさせる。これと同時に、RD信号12を立下げて、
このデータD1をMADバス19に出力させる。

次いで、実行制御部３はステートT₂において、MADバス1
9の内容をADバス９を介して処理実行部２へ出力させ、
ステートTIのタイミングt₆でRD信号12を立上げ、タイミ
ングt₇でC/L信号21を立下げて１データのリードサイク
ルを終了する。

次に、連続データリードサイクルは、第８図に示すよう
に、基本動作ステートT₃の連続及び基本動作ステートTI
により構成されている。先ず、実行制御部３はタイミン
グt₇において、C/L信号21を立上げてアドレスカウンタB
25及び出力ラッチB27を選択する。次に、タイミングt₈
において、RD信号12を立下げて出力ラッチB27に保持さ
れていたデータ（データD2）をMADバス19及びADバス９
を介して処理実行部２に出力させる。

実行制御部３は次のステートT₃のタイミングt₉におい
て、DLC信号20を上下げ、タイミングt₁₀において立上げ
ることにより、メモリ８の出力データD3を出力ラッチB2
7にラッチさせてこのデータD3をMADバス19に出力させる
と共に、アドレスカウンタB25の内容（アドレスD3）を
インクリメントさせる。アドレスデコーダ16にはインク
リメントされたアドレスカウンタB25の内容（アドレスD
4）が入力される。アドレスデコーダ16はメモリ８のア
ドレスD4のセルを選択し、メモリ８はアドレスD4のデー
タD4を出力する。MADバス19のデータD3はADバス９を介
して処理実行部２に取込まれる。

以後、この動作の連続により、連続したアドレスを有す
るデータが読出される。この連続データリードサイクル
はステートTIにおいて、RD信号12を立上げ、C/L信号21
を立下げることにより終了する。このように、第12図と
第６図及び第８図との比較から、本実施例においては、
プログラムのリード及び連続したアドレスを有するデー
タのリードが極めて高速に行われることがわかる。

第９図は本発明の第３の実施例に係るマイクロコンピュ
ータ装置を示すブロック図である。なお、第９図におい
て第１図及び第５図と同一物には同一符号を付して説明
を省略する。この第３の実施例に係るマイクロコンピュ
ータ装置は、非連続なアドレスをもつデータの読み出し
をより速くできるように、第５図のマイクロコンピュー
タ装置に、メモリチップ23内のメモリ８から直接バスイ
ンターフェイス部14へデータを出力するためのパス31を
構成要素として新たに付加したものとなっている。

この実施例において、連続的なアドレスを持つプログラ
ムのリードサイクルでの各ユニット及び制御信号の動作
は第６図と同じであり、連続データリードサイクルの動
作は第８図と同じであるので、その動作説明は省略す
る。

次に、連続的なアドレスを持つプログラムコードのリー
ドサイクル（以下連続プログラムリードサイクルとい
う）実行中にプログラムの実行に伴い非連続なアドレス
を持つ単一データリードの実行要求が発生したときのリ
ードサイクルについて、第10図を参照して説明する。

連続プログラムリードサイクル実行中の動作は第１の実
施例の第３図と同様であるが、実行制御部３はこのリー
ドサイクル実行中に命令実行に伴い、非連続なアドレス
を持つ単一データリードサイクルの起動要求を受付ける
と、T3タイミングに続くTIタイミングの中間t₂でRD信号
12を立上げると同時に、DLC信号20の立上りに同期してC
/L信号21によって選択されているアドレスカウンタA24
の内容をインクリメントすると共に、メモリ８からの出
力内容を出力ラッチA26にラッチさせる。以後、C/L信号
21がハイレベルの期間、DLC信号20を変化させない。

次のT1タイミングの前縁t3で実行制御部３は単一データ
リードのアドレスをアドレスカウンタB25に書込むた
め、ALE信号11を立上げると共に、C/L信号21をハイレベ
ルにする。これによりバスインターフェース部14はT1タ
イミングの中間t₄でアドレスカウンタB25を介してアド
レスデコーダ16にMADバス19の内容を入力する。そして
実行制御部３は、T1タイミングの後縁t₅でALE信号11を
立ち下げる。これによりバスインターフェース部14はア
ドレスカウンタB25の入力ゲートを閉じ、メモリ８から
出力されている内容を出力ラッチB31を介することな
く、パス31を介して直接バスインターフェース部14へ出
力する。

次のT2タイミングの中間t₆で実行制御部３はRD信号12を
ロウレベルにすることにより、バスインターフェース部
14の内容をADバス９を介して処理実行部２に伝え、続く
TIタイミングの中間t₈でADバス９上のデータを取込むと
同時にRD信号12を立上げ、同タイミングの後縁t₉でC/L
信号21を立ち下げる。そして実行制御部３は非連続なア
ドレスをもつ単一データリードサイクル期間、DLC信号2
0をハイレベルに保つ。これによりアドレスアウンタA24
及び出力ラッチA26の内容は保持され、次のT3タイミン
グの中間t₁₀でRD信号12を立ち下げることにより、中断
していた連続プログラムリードサイクルを再開する。

また、連続データリードサイクル実行中に、非連続なア
ドレスを持つ単一プログラムリードサイクルの起動要求
が実行制御部３に受付けられた場合でも、同様にメモリ
８に記憶された命令コードを、出力ラッチA26を介する
ことなくパス31を介して直接バスインターフェース部14
へ出力する。これにより、読出された命令コーダが直ち
に処理実行部２へ伝えられ、単一プログラムリードサイ
クルを実行する。そして、実行後は速やかに中断してい
た連続データリードサイクルの再開を実行する。

このように、本実施例によれば、連続プログラムリード
サイクル時及び連続データリードサイクル時に非連続な
アドレスを持つ単一プログラム又は単一データのリード
サイクルの起動要求があった場合でも、パス31を介して
命令コード及びデータを読み出すことにより、アクセス
タイムの短縮を図ることができる。

［発明の効果］以上説明したように、本発明によれば、制御手段が順次
データラッチ制御信号を出力保持手段及びアドレスカウ
ンタに出力し、出力保持手段は記憶手段の出力データを
データ処理手段に出力すると共に、そのデータを保持
し、アドレスカウンタは格納したアドレスを更新して記
憶手段に出力するから、アドレスが連続したデータを読
出す場合には、制御手段が１データの読出し毎にアドレ
スをアドレスカウンタに与える必要がないので、記憶手
段に高速参照機能を付加させることなく、アクセス時間
を極めて短縮することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るマイクロコンピュ
ータ装置を示すブロック図、第２図は第１の実施例にお
いて分岐直後のプログラムのデータリードサイクルを示
すタイミング図、第３図は第１の実施例において連続し
たアドレスを有するプログラムのデータリードサイクル
を示すタイミング図、第４図は第１の実施例においてデ
ータのリードサイクルを示すタイミング図、第５図は本
発明の第２の実施例に係るマイクロコンピュータ装置を
示すブロック図、第６図は第２の実施例において分岐直
後のプログラムのリードサイクル及び連続したアドレス
を有するプログラムのリードサイクルを示すタイミング
図、第７図は第２の実施例において単一のデータのリー
ドサイクルを示すタイミング図、第８図は第２の実施例
において連続したアドレスを有するデータのリードサイ
クルを示すタイミング図、第９図は本発明の第３の実施
例に係るマイクロコンピュータ装置を示すブロック図、
第10図は第３の実施例において連続プログラムリードサ
イクル時に非連続データのリード要求があったときのタ
イミング図、第11図は従来のマイクロコンピュータ装置
を示すブロック図、第12図はその動作を説明するための
タイミングチャート図である。 1;マイクロプロセッサ、2;処理実行部、3;実行制御部、
4;バスリクエスト信号、5;アドレス線、6;アクノリッジ
信号、7;アドレスラッチ、8;メモリ、9;ADバス、10;ア
ドレスバス、11;ALE信号、12;RD信号、13,23;メモリチ
ップ、14;バスインターフェース部、15;アドレスカウン
タ、16;アドレスデコーダ、17;出力ラッチ、18;出力バ
ッファ、19;MADバス、20;WEDAT信号、21;DRC信号、22;
リセット信号、24;アドレスカウンタＡ、25;アドレスカ
ウンタＢ、26;出力ラッチＡ、27;出力ラッチＢ、31;パ
ス

Claims

【特許請求の範囲】

【請求項１】命令コードを含む処理データを記憶する記
憶手段と、処理データの転送を受けてデータを処理する
データ処理手段と、前記処理データの転送を制御すると
共にデータラッチ制御信号を出力する制御手段と、前記
記憶手段の記憶内容を指示するアドレスを格納し前記制
御手段からデータラッチ制御信号を入力してアドレスを
更新すると共に格納しているアドレスを前記記憶手段に
出力するアドレスカウンタと、前記記憶手段の記憶内容
を指示するアドレスを格納し前記制御手段からデータラ
ッチ制御信号を入力して格納しているアドレスを前記記
憶手段に出力するアドレス保持手段と、前記制御手段か
らデータラッチ制御信号を入力して前記記憶手段の出力
データを前記データ処理手段に出力すると共にこのデー
タを一旦保持する１又は複数個の出力保持手段と、を有
し、前記アドレスカウンタ及びアドレス保持手段に対す
るアドレスの格納は選択信号により選択され前記アドレ
ス保持手段が前記選択信号により選択されているときは
前記アドレスカウンタはその格納するアドレスを保持
し、連続したアドレスを有する一連のデータを読み出す
場合には前記制御手段はこの一連のデータの先頭のアド
レスのみを前記アドレスカウンタに与えることを特徴と
するマイクロコンピュータ装置。
【請求項２】前記出力保持手段は、前記制御手段からデ
ータラッチ制御信号を入力して前記記憶手段の出力デー
タを前記データ処理手段に出力すると共にこのデータを
一旦保持する出力ラッチ及び出力保持手段を有し、この
出力ラッチ及び出力保持手段は前記選択信号により選択
されることを特徴とする請求項１に記載のマイクロコン
ピュータ装置。